亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

ALTERa-FPGA-CPLD

  • 用CPLD做了個FPGA的FPP下載時序

    用CPLD做了個FPGA的FPP下載時序,驗證過。

    標簽: CPLD FPGA FPP

    上傳時間: 2013-08-31

    上傳用戶:xy@1314

  • 關(guān)于用CPLD和FPGA做插補算法的內(nèi)容,對于想用FPGA做控制的朋友是個好的借鑒!

    關(guān)于用CPLD和FPGA做插補算法的內(nèi)容,對于想用FPGA做控制的朋友是個好的借鑒!

    標簽: FPGA CPLD 插補算法 控制

    上傳時間: 2013-09-02

    上傳用戶:taox

  • 里面介紹了"CPLD

    里面介紹了"CPLD,F(xiàn)PGA軟件編程",里面許多許多例子,還有原代碼,我也是辛苦才收集到的資料,希望能給其他工程師派上用場.

    標簽: CPLD

    上傳時間: 2013-09-03

    上傳用戶:panjialaodi

  • 一種在FPGA上實現(xiàn)的FIR濾波器的資源優(yōu)化算法

    在數(shù)字濾波器中,F(xiàn)IR濾波器是一種結(jié)構(gòu)簡單且總是穩(wěn)定的濾波器,同時也只有FIR濾波器擁有線性相位的特性。傳統(tǒng)的直接型濾波器運算速度過慢,而改進型的DA結(jié)構(gòu)的濾波器需要過高的芯片面積消耗大量的邏輯資源很難達到運算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器,與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比,RAG算法簡化了FIR濾波器乘法模塊的結(jié)構(gòu),減少了邏輯資源的消耗和硬件實現(xiàn)面積,提高了計算速度。本文設(shè)計的16階FIR濾波器用VerilogHDL進行描述,并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實驗表明基于RAG算法的FIR濾波器達到了邏輯資源的節(jié)約和運算速度的提高的整體優(yōu)化效果。

    標簽: FPGA FIR 濾波器 優(yōu)化算法

    上傳時間: 2014-12-28

    上傳用戶:feilinhan

  • CPLD與FPGA基礎(chǔ)

    cpld

    標簽: CPLD FPGA

    上傳時間: 2013-11-19

    上傳用戶:kao21

  • 跟我從零開始學習FPGA

    在ModelSimSE中添加ALTERA仿真庫的詳細步驟,跟我從零開始學習FPGA。

    標簽: FPGA

    上傳時間: 2013-11-03

    上傳用戶:wawjj

  • 基于FPGA的跳頻系統(tǒng)快速同步算法設(shè)計與實現(xiàn)

    同步技術(shù)是跳頻系統(tǒng)的核心。本文針對FPGA的跳頻系統(tǒng),設(shè)計了一種基于獨立信道法,同步字頭法和精準時鐘相結(jié)合的快速同步方法,同時設(shè)計了基于雙圖案的改進型獨立信道法,同步算法協(xié)議,協(xié)議幀格式等。該設(shè)計使用VHDL硬件語言實現(xiàn),采用Altera公司的EP3C16E144C8作為核心芯片,并在此硬件平臺上進行了功能驗證。實際測試表明,該快速同步算法建立時間短、同步穩(wěn)定可靠。

    標簽: FPGA 跳頻系統(tǒng) 同步算法

    上傳時間: 2013-10-21

    上傳用戶:JIMMYCB001

  • 基于FPGA數(shù)字電壓表的設(shè)計報告

    基于FPGA數(shù)字電壓表的設(shè)計   EDA是電子設(shè)計自動化(Electronic Design Automation)的縮寫,在20世紀60年代中期從計算機輔助設(shè)計(CAD)、計算機輔助制造(CAM)、計算機輔助測試(CAT)和計算機輔助工程(CAE)的概念發(fā)展而來的。 EDA技術(shù)就是以計算機為工具,設(shè)計者在EDA軟件平臺上,用硬件描述語言VHDL完成設(shè)計文件,然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真,直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。本電壓表的電路設(shè)計正是用VHDL語言完成的 。此次設(shè)計采用的是Altera公司 的Quartus II 7.0軟件。本次設(shè)計的參考電壓為2.5V,精度為0.01V。此電壓表的設(shè)計特點為通過軟件編程下載到硬件實現(xiàn),設(shè)計周期短,開發(fā)效率高。

    標簽: FPGA 數(shù)字電壓表 報告

    上傳時間: 2013-11-24

    上傳用戶:無聊來刷下

  • 基于FPGA的多功能頻率計的設(shè)計

    基于Altera公司FPGA芯片EP2C8Q208,嵌入MC8051 IP Core,用C語言對MC8051 IP Core進行編程,以其作為控制核心,實現(xiàn)系統(tǒng)控制。在FPGA芯片中,利用Verilog HDL語言進行編程,設(shè)計了以MC8051 IP Core為核心的控制模塊、計數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分,實現(xiàn)了頻率的自動測量,測量范圍為0.1Hz~50MHz,測量誤差0.01%。并實現(xiàn)測頻率、周期、占空比等功能。  

    標簽: FPGA 多功能 頻率計

    上傳時間: 2013-10-14

    上傳用戶:1214209695

  • 采用基于FPGA 的方法縮短高級醫(yī)療內(nèi)窺鏡系統(tǒng)的開發(fā)時間

      電子發(fā)燒友網(wǎng)核心提示:醫(yī)療內(nèi)窺鏡的市場發(fā)展帶來了各種挑戰(zhàn),例如,要求增強功能,更高的精度,更好的處理性能,以及更小的體積等。本文介紹Altera高級醫(yī)療內(nèi)窺鏡系統(tǒng)解決方案,它使用了1080p視頻設(shè)計工作臺、DSP 構(gòu)建模塊、參考設(shè)計,以及 Stratix® V、Cyclone® V 和 Arria® V FPGA 等。通過下文介紹,資深專家向您支招,教你懂得如何通過采用基于FPGA的方法來縮短高級醫(yī)療內(nèi)窺鏡系統(tǒng)的開發(fā)時間。   引言   對內(nèi)窺鏡檢查的需求在不斷增長,同時還需要不斷改進檢查過程,增強醫(yī)療設(shè)備的功能。全球競爭不斷加劇,導致各種新功能的出現(xiàn),新市場的變化也非常快,開發(fā)周期越來越短,工程團隊必須集中精力提高核心競爭力,加強系統(tǒng)知識。工程師需要靈活的硬件平臺和支持各種平臺的工作臺工具,使他們能夠針對新標準或者標準的變化而對產(chǎn)品進行更新。此外,設(shè)計團隊必須更高效的進行開發(fā)工作。Altera® 1080p 視頻設(shè)計工作臺和28-nm FPGA提供了靈活的系統(tǒng)方法來滿足當前以及不斷發(fā)展的功能需求。   不斷增長的全球需求   很多因素導致對內(nèi)窺鏡檢查的需求越來越強。今后數(shù)十年內(nèi),世界60歲以上的人口數(shù)量將會大幅度增長,對醫(yī)療衛(wèi)生服務的需求也會隨之增長。而且,胃腸道患病人口在不斷增加,需要進行檢查和治療。越來越多的醫(yī)生采用內(nèi)窺鏡檢查方法。很多政府報銷政策鼓勵非置入式治療,這有利于患者更快的恢復,從而降低了治療總成本,患者的體驗會更好。   很多國家增加了在醫(yī)療基礎(chǔ)設(shè)施上的投入,特別是加大了醫(yī)療設(shè)備的采購。反過來,這些新市場需求也擴大了對下一代內(nèi)窺鏡系統(tǒng)的需求。設(shè)計團隊體驗到需求的不斷增長,而全球競爭導致他們推遲其產(chǎn)品發(fā)布計劃。

    標簽: FPGA 內(nèi)窺鏡

    上傳時間: 2014-12-28

    上傳用戶:huxiao341000

主站蜘蛛池模板: 鄂州市| 彩票| 新营市| 金川县| 镇雄县| 平南县| 佛冈县| 乌鲁木齐市| 常州市| 江永县| 清水河县| 望奎县| 渑池县| 莱西市| 新蔡县| 长寿区| 武夷山市| 平阳县| 富蕴县| 通辽市| 绥宁县| 手游| 阿瓦提县| 象州县| 丰宁| 肥东县| 阿拉善盟| 宁阳县| 扶绥县| 荣成市| 稷山县| 昌吉市| 文昌市| 醴陵市| 家居| 丁青县| 太康县| 镇雄县| 玉溪市| 策勒县| 镇平县|