verilog code
16-bit carry look-ahead adder
output [15:0] sum // 相加總和
output carryout // 進(jìn)位
input [15:0] A_in // 輸入A
input [15:0] B_in // 輸入B
input carryin // 第一級(jí)進(jìn)位 C0
標(biāo)簽：
output
look-ahead
carryout
verilog
上傳時(shí)間：
2014-12-06
上傳用戶(hù)：ls530720646
