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ASic

ASic(ApplicationSpecificIntegratedCircuit)即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。用CPLD（復(fù)雜可編程邏輯器件）和FPGA（現(xiàn)場(chǎng)可編程邏輯門陣列）來進(jìn)行ASic設(shè)計(jì)是最為流行的方式之一，它們的共性是都具有用戶現(xiàn)場(chǎng)可編程特性，都支持邊界掃描技術(shù)，但兩者在集成度、速度以及編程方式上具有各自的特點(diǎn)。[1]

可編程ASic集成數(shù)字系統(tǒng)

可編程ASic集成數(shù)字系統(tǒng)

標(biāo)簽： ASic 可編程集成數(shù)字系統(tǒng)

上傳時(shí)間： 2013-08-02

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數(shù)字邏輯電路的ASic設(shè)計(jì).pdf.rar

書名:數(shù)字邏輯電路的ASic設(shè)計(jì)/實(shí)用電子電路設(shè)計(jì)叢書作者:（日）小林芳直著，蔣民譯，趙寶瑛校出版社：科學(xué)出版社原價(jià)：30.00 出版日期：2004-9-1 ISBN：9787030133960 字?jǐn)?shù)：348000 頁(yè)數(shù)：293 印次：版次：1 紙張：膠版紙開本：商品標(biāo)識(shí)：8901735 編輯推薦 -------------------------------------------------------------------------------- 內(nèi)容提要 -------------------------------------------------------------------------------- 本書是“實(shí)用電子電路設(shè)計(jì)叢書”之一。本書以實(shí)現(xiàn)高速高可靠性的數(shù)字系統(tǒng)設(shè)計(jì)為目標(biāo)，以完全同步式電路為基礎(chǔ)，從技術(shù)實(shí)現(xiàn)的角度介紹ASic邏輯電路設(shè)計(jì)技術(shù)。內(nèi)容包括：邏輯門電路、邏輯壓縮、組合電路、Johnson計(jì)數(shù)器、定序器設(shè)計(jì)及應(yīng)用等，并介紹了實(shí)現(xiàn)最佳設(shè)計(jì)的各種工程設(shè)計(jì)方法。本書可供信息工程、電子工程、微電子技術(shù)、計(jì)算技術(shù)、控制工程等領(lǐng)域的高等院校師生及工程技術(shù)人員、研制開發(fā)人員學(xué)習(xí)參考。目錄 -------------------------------------------------------------------------------- 第1章 ASic=同步式設(shè)計(jì)=更高可靠性設(shè)計(jì)方法的實(shí)現(xiàn) 1.1 面向高性能系統(tǒng)的設(shè)計(jì) 1.2 同步電路的不足 1.3 同步電路設(shè)計(jì) 1.4 ASic機(jī)能設(shè)計(jì)方法有待思考的地方第2章邏輯門電路詳解 2.1 邏輯門電路的最基本的知識(shí) 2.2 加法電路及其構(gòu)成方法 2.3 其他輸入信號(hào)為３位的邏輯單元 2.4 復(fù)合邏輯門電路的調(diào)整第3章邏輯壓縮與奎恩·麥克拉斯基法 3.1 除去玻色項(xiàng)的方法 3.2 奎恩·麥克拉斯基法第4章組合電路設(shè)計(jì) 4.1 選擇器、解碼器、編碼器 4.2 比較和運(yùn)算電路的設(shè)計(jì) 第5章計(jì)數(shù)器電路的設(shè)計(jì) 5.1 計(jì)數(shù)器設(shè)計(jì)的基礎(chǔ) 5.2 各種各樣的計(jì)數(shù)器設(shè)計(jì) 5.3 LFSR(M系列發(fā)生器)的設(shè)計(jì) 第6章江遜計(jì)數(shù)器 6.1 設(shè)計(jì)高可靠性的江遜計(jì)數(shù)器 6.2 沖刷順序的組成第7章定序器設(shè)計(jì) 7.1 定序器電路設(shè)計(jì)的基礎(chǔ)知識(shí) 7.2 把江遜計(jì)數(shù)器制作成狀態(tài)機(jī) 7.3 一比特?zé)嵛粻顟B(tài)機(jī)與江遜狀態(tài)機(jī) 7.4 跳躍動(dòng)作的設(shè)計(jì) 第8章定序器的高可靠化技術(shù) 8.1 高可靠性定序器概述 8.2 關(guān)注高可靠性江遜狀態(tài)機(jī) 第9章定序器的應(yīng)用設(shè)計(jì) 9.1 軟件處理與硬件處理 9.2 自動(dòng)扶梯的設(shè)計(jì) 9.3 信號(hào)機(jī)的設(shè)計(jì) 9.4 數(shù)碼存錢箱的設(shè)計(jì) 9.5 數(shù)字鎖相環(huán)的設(shè)計(jì) 第10章實(shí)現(xiàn)最佳設(shè)計(jì)的方法 10.1 如何杜絕運(yùn)行錯(cuò)誤的產(chǎn)生 10.2 16位乘法器的電路整定 10.3 冒泡分類器（bubble sorter）的電路設(shè)定參考文獻(xiàn)

標(biāo)簽： ASic 數(shù)字邏輯電路

上傳時(shí)間： 2013-06-15

上傳用戶：龍飛艇
基于FPGA組的ASic邏輯驗(yàn)證技術(shù)研究

隨著ASic設(shè)計(jì)規(guī)模的增長(zhǎng)，功能驗(yàn)證已成為整個(gè)開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗(yàn)證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗(yàn)證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗(yàn)證。由于FPGA芯片容量的增加跟不上ASic設(shè)計(jì)規(guī)模的增長(zhǎng)，單芯片已無法容納整個(gè)設(shè)計(jì)，所以常常需要對(duì)設(shè)計(jì)進(jìn)行邏輯分割，將子邏輯塊映射到FPGA陣列中。本文對(duì)邏輯驗(yàn)證系統(tǒng)的可配置互連結(jié)構(gòu)和ASic邏輯分割算法進(jìn)行了深入的研究，提出了FPGA陣列的非對(duì)稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對(duì)稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實(shí)現(xiàn)對(duì)I/O數(shù)量、電平類型和互連路徑的靈活配置。本文對(duì)邏輯分割算法進(jìn)行了較深入的研究。針對(duì)現(xiàn)有的兩類分割算法存在的不足，提出并實(shí)現(xiàn)了基于設(shè)計(jì)模塊的邏輯分割算法，該算法有三個(gè)重要特征：1)基于設(shè)計(jì)代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計(jì)分割過程的盲目性，簡(jiǎn)化了邏輯分割過程。本文還對(duì)并行邏輯分割方法進(jìn)行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對(duì)其進(jìn)行了模擬和性能分析；驗(yàn)證了采用并行方案對(duì)ASic邏輯進(jìn)行分割和映射的可行性。最后基于改進(jìn)的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗(yàn)證方法對(duì)某一大規(guī)模ASic設(shè)計(jì)進(jìn)行了邏輯分割和功能驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，使用改進(jìn)后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實(shí)現(xiàn)ASic設(shè)計(jì)的分割和驗(yàn)證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個(gè)驗(yàn)證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASic邏輯驗(yàn)證的需求。

標(biāo)簽： FPGA ASic 邏輯驗(yàn)證技術(shù)

上傳時(shí)間： 2013-06-12

上傳用戶：極客
采用帶有收發(fā)器的全系列40-nm FPGA和ASic實(shí)現(xiàn)創(chuàng)新設(shè)計(jì)

本文介紹帶有收發(fā)器的全系列40-nmFPGA和ASic，發(fā)揮前沿技術(shù)優(yōu)勢(shì)，在前一代創(chuàng)新基礎(chǔ)上，解決下一代系統(tǒng)難題。

標(biāo)簽： FPGA ASic 40 nm

上傳時(shí)間： 2013-07-26

上傳用戶：84425894
高級(jí)ASic芯片綜合

·【內(nèi)容簡(jiǎn)介】本書第2版描述了使用Synopsys工具進(jìn)行ASic芯片綜合、物理綜合、形式驗(yàn)證和靜態(tài)時(shí)序分析的最新概念和技術(shù)，同時(shí)針對(duì)VDSM(超深亞微米)工藝的完整ASic設(shè)計(jì)流程的設(shè)計(jì)方法進(jìn)行了深入的探討。.本書的重點(diǎn)是使用Synopsys32具解決各種VDSM問題的實(shí)際應(yīng)用。讀者將詳細(xì)了解有效處理復(fù)雜亞微米ASic的設(shè)計(jì)方法，其重點(diǎn)是HDL的編碼風(fēng)格、綜合和優(yōu)化、動(dòng)態(tài)仿真、形式驗(yàn)證、DFT掃描

標(biāo)簽： ASic 芯片

上傳時(shí)間： 2013-05-20

上傳用戶：diets
Advanced ASic Chip Synthesis Using Synopsys Design Compiler,Physi

·Advanced ASic Chip Synthesis Using Synopsys Design Compiler,Physical Compiler and Primetime

標(biāo)簽： nbsp Synthesis Advanced Synopsys

上傳時(shí)間： 2013-04-24

上傳用戶：alia
ASic/FPGA驗(yàn)證經(jīng)典資料

ASic/FPGA驗(yàn)證經(jīng)典資料，英文版，希望大家可以有所借鑒。

標(biāo)簽： ASic FPGA

上傳時(shí)間： 2013-08-13

上傳用戶：solmonfu
運(yùn)算電路的綜合：包含多種常用數(shù)學(xué)算法的FPGA/ASic實(shí)現(xiàn)。

運(yùn)算電路的綜合：包含多種常用數(shù)學(xué)算法的FPGA/ASic實(shí)現(xiàn)。

標(biāo)簽： FPGA ASic 運(yùn)算電路算法

上傳時(shí)間： 2013-08-15

上傳用戶：songrui

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可編程ASic集成數(shù)字系統(tǒng)

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基于FPGA組的ASic邏輯驗(yàn)證技術(shù)研究

采用帶有收發(fā)器的全系列40-nm FPGA和ASic實(shí)現(xiàn)創(chuàng)新設(shè)計(jì)

高級(jí)ASic芯片綜合

Advanced ASic Chip Synthesis Using Synopsys Design Compiler,Physi

ASic/FPGA驗(yàn)證經(jīng)典資料

運(yùn)算電路的綜合：包含多種常用數(shù)學(xué)算法的FPGA/ASic實(shí)現(xiàn)。