隨著數(shù)字電視日益深入人心，高清概念越來越為人所熟知。帶有高清視頻功能的產(chǎn)品已經(jīng)逐步走向人們的工作和生活，高清視頻處理已經(jīng)從理論研究走向系統(tǒng)實際應(yīng)用。毫無疑問，無論是從觀眾的視覺還是從產(chǎn)業(yè)的角度來看，高清視頻已經(jīng)成為數(shù)字視頻技術(shù)發(fā)展的必然趨勢。本文研究了整個編解碼系統(tǒng)中ARM控制模塊的軟件設(shè)計，最終完成以PC機(jī)為終端控制平臺，經(jīng)ARM控制模塊將命令發(fā)送給核心編解碼芯片MB86H51，使其完成相應(yīng)的操作。、本文主要的工作有如下幾個方面： 1、根據(jù)ARM各型號芯片的特點，結(jié)合本系統(tǒng)的實際需求，最終選定Atmel公司的AT91SAM9261作為ARM控制板的核心處理芯片，并深入了解該芯片的工作原理和內(nèi)部結(jié)構(gòu)。 2、根據(jù)本系統(tǒng)中所選用的DataFlash型號及外圍電路連接情況等諸多因素，并結(jié)合Atmel公司所提供的AT91SAM9261一級BootLoader參考代碼，編寫調(diào)試符合本系統(tǒng)啟動運行的一級BootLoader引導(dǎo)程序，也稱為Bootstrap引導(dǎo)程序，最終成功實現(xiàn)引導(dǎo)U-Boot程序。 3、深入分析了U-Boot和Linux的體系結(jié)構(gòu)和編譯過程，結(jié)合AT91SAM9261芯片的特點和實際外圍電路的連接情況，修改U-Boot和Linux中主要的編譯參數(shù)，并進(jìn)行重新編譯，最終成功移植到系統(tǒng)板中。 4、在ITU-T提供的H.264標(biāo)準(zhǔn)的參考解碼程序JM8.6的基礎(chǔ)上，詳細(xì)研究了H.264視頻編碼標(biāo)準(zhǔn)以及具體的解碼器結(jié)構(gòu)和解碼流程，并結(jié)合DirectX技術(shù)，開發(fā)了一款基于PC機(jī)的H.264解碼播放器，用于驗證存儲在PC機(jī)上的H.264壓縮碼流的正確性。
上傳時間： 2013-04-24
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protel原理圖 H橋電機(jī)驅(qū)動器 特點：5-7V低電壓供電，帶升壓電路產(chǎn)生12V以上柵極驅(qū)動電壓，兩片so-8小體積mos管半橋驅(qū)動芯片保證驅(qū)動效果 本電路已應(yīng)用到多個直流電機(jī)驅(qū)動板上，最大驅(qū)
標(biāo)簽： H-Bridge
上傳時間： 2013-06-02
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h.264文檔學(xué)習(xí)，參考資料，比較全，內(nèi)容新-h.264 document learning
標(biāo)簽： 264
上傳時間： 2013-08-04
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可以用H.264編碼解碼器源碼(c語言)
上傳時間： 2013-07-08
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The driver of H-JTAG is open and free for ARM debug
上傳時間： 2013-05-18
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EasyJTAG-H仿真器支持ARM7系列和ARM9的部分芯片，支持ADS1.2集成開發(fā)環(huán)境，該文檔纖細(xì)介紹了其安裝和應(yīng)用。-EasyJTAG
標(biāo)簽： EasyJTAG-H
上傳時間： 2013-05-31
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H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實現(xiàn)靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測時，為了得到一個宏塊的預(yù)測模式，需要進(jìn)行592次率失真代價計算。因此為了降低幀內(nèi)預(yù)測模式選擇的計算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內(nèi)編碼時間平均節(jié)約60﹪以上，對編碼的實時性有較大幫助。 為了實現(xiàn)實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現(xiàn)。首先研究了H.264編碼器硬件實現(xiàn)架構(gòu)，并對影響編碼速度，且具有硬件實現(xiàn)優(yōu)越性的幾個重要部分進(jìn)行了算法研究和FPGA.實現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進(jìn)行了綜合和時序仿真，并將驗證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測試，驗證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實時壓縮編碼的功能。 本文對H.264編碼器幀內(nèi)預(yù)測模式選擇算法的改進(jìn)，算法實現(xiàn)簡單，對軟件編碼的實時性有很大幫助。本文對在單片F(xiàn)PGA上實現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設(shè)計有著積極的借鑒性。
標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測 算法優(yōu)化
上傳時間： 2013-05-25
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隨著科學(xué)技術(shù)的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應(yīng)用越來越廣泛。采用基于 FPGA 的SOPC技術(shù)、H．264壓縮編碼技術(shù)和網(wǎng)絡(luò)傳輸控制技術(shù)實現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴(kuò)展性等方面都有著突出的優(yōu)勢，具有重要的學(xué)術(shù)意義與實用意義， 本課題所設(shè)計的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務(wù)器、相關(guān)網(wǎng)絡(luò)設(shè)備與若干PC機(jī)客戶端組成。嵌入式圖像服務(wù)器實時采集圖像，采用H．264 編碼算法進(jìn)行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡(luò)。PC機(jī)客戶端可通過網(wǎng)絡(luò)對服務(wù)器進(jìn)行遠(yuǎn)程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況， 在嵌入式圖像服務(wù)器設(shè)計階段，本文首先進(jìn)行了芯片選型與開發(fā)平臺選擇。然后構(gòu)建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設(shè)計圖像采集用戶自定義模塊。接著設(shè)計雙Nios Ⅱ架構(gòu)的SOPC系統(tǒng)，闡述了雙軟核設(shè)計中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時完成了網(wǎng)絡(luò)服務(wù)器的設(shè)計，采用μC/OS-Ⅱ進(jìn)行多任務(wù)的管理與調(diào)度， H．264視頻壓縮編解碼算法設(shè)計與實現(xiàn)是本文的重點。文中首先分析H．264．標(biāo)準(zhǔn)，規(guī)劃編解碼器結(jié)構(gòu)。接著設(shè)計了16×16幀內(nèi)預(yù)測算法，并設(shè)計宏塊掃描方式，采用兩次判決策略進(jìn)行預(yù)測模式選擇。然后設(shè)計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設(shè)計了網(wǎng)絡(luò)傳輸?shù)拇a流組成格式，并針對編碼算法設(shè)計相應(yīng)解碼算法。使用VC++完成算法驗證，并進(jìn)行測試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗證完成后，本文進(jìn)行了PC機(jī)客戶端設(shè)計，使其具有遠(yuǎn)程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務(wù)器與若干客戶端接入網(wǎng)絡(luò)進(jìn)行聯(lián)合調(diào)試，構(gòu)建完整的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)， 實驗結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設(shè)計成功。本系統(tǒng)具有成本低、擴(kuò)展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。
標(biāo)簽： FPGA 264 網(wǎng)絡(luò)視頻監(jiān)控 實現(xiàn)研究
上傳時間： 2013-08-03
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H.264/AVC是國際電信聯(lián)盟與國際標(biāo)準(zhǔn)化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)，簡稱H.264。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。 本論文的研究課題是基于H.264/AVC視頻編碼標(biāo)準(zhǔn)的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標(biāo)準(zhǔn)不同，它所有的編碼都是基于上下文進(jìn)行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計上的困難。 作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進(jìn)行了優(yōu)化設(shè)計，這些優(yōu)化設(shè)計包括多參考塊的表格預(yù)測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計的CAVLC編碼器進(jìn)行了描述，用EDA軟件對其主要功能模塊進(jìn)行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎(chǔ)。
上傳時間： 2013-06-04
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標(biāo)準(zhǔn)化組織/國際電工委員會)聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用?；谏舷挛牡淖赃m應(yīng)二進(jìn)制算術(shù)編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應(yīng)可變長編碼)，CABAC具有更高的數(shù)據(jù)壓縮率：在同等編碼質(zhì)量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現(xiàn)很高的數(shù)據(jù)壓縮率，但這是以增加實現(xiàn)的復(fù)雜性為代價的。在已有的硬件實現(xiàn)方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現(xiàn)流程，并在仔細(xì)分析了H.264/AVC碼流結(jié)構(gòu)的基礎(chǔ)上，總結(jié)出了影響CABAC解碼效率的各個環(huán)節(jié)，并以此為出發(fā)點，對CABAC解碼所需中的各個功能模塊進(jìn)行了優(yōu)化設(shè)計，設(shè)計出一種新的CABAC解碼器結(jié)構(gòu)，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據(jù)CABAC的碼流結(jié)構(gòu)特性，采用4個子解碼器級聯(lián)的方式來進(jìn)一步提高解碼速率。 最后，用Verilog語言對所設(shè)計的CABAC解碼器進(jìn)行了描述，用EDA軟件對其進(jìn)行了仿真，并在FPGA上驗證了其功能，結(jié)果顯示，該CABAC解碼器結(jié)構(gòu)顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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