摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-10-13
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This tutorial presents an introduction to Altera’s Nios R II processor, which is a soft processor that can be in- stantiated on an Altera FPGA device. It describes the basic architecture of Nios II and its instruction set. The NiosII processor and its associated memory and peripheral components are easily instantiated by using Altera’s SOPCBuilder in conjuction with the Quartus R II software.
標簽： processor introduction tutorial presents
上傳時間： 2014-12-08
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FPGA，cpld下載線的制作，方便嵌入式的開發使用！
標簽： FPGA
上傳時間： 2013-12-20
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vhdl，fpga，cpld，洗衣機
上傳時間： 2016-04-23
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本文主要介紹如何在Vivado設計套件中進行時序約束，原文出自Xilinx中文社區。 Vivado軟件相比于ISE的一大轉變就是約束文件，ISE軟件支持的是UCF(User Constraints File)，而Vivado軟件轉換到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)標準，另外集成了Xilinx的一些約束標準，可以說這一轉變是Xilinx向業界標準的靠攏。Altera從TimeQuest開始就一直使用SDC標準，這一改變，相信對于很多工程師來說是好事，兩個平臺之間的轉換會更加容易些。
上傳時間： 2018-07-13
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ISE最常用的FPGA、CPLD開發軟件教程，對代碼的編繹、下載等環節十分有用。
上傳時間： 2013-07-04
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隨著現代互聯網規模的不斷擴大，網絡數據流量迅速增長，傳統的路由器已經無法滿足網絡的交換和路由需求。當前，新一代路由器普遍利用了交換式路由技術，通過使用交換背板以充分利用公共通信鏈路，有效的提高了鏈路的利用率，并使各通信節點的并行通信成為可能。硬件系統設計中結合了專用網絡處理器，可編程器件各自的特點，采用了基于ASIC，FPGA，CPLD硬件結構模塊化的設計方法?；贏SIC技術體系的GSR的出現，使得路由器的性能大大提高。但是，這種路由器主要滿足數據業務(文字，圖象)的傳送要求，不能解決全業務(語音，數據，視頻)數據傳送的需要。隨著網絡規模的擴大，矛盾越來越突出，而基于網絡處理器技術的新一代路由器，從理論上提出了解決GSR所存在問題的解決方案。 基于網絡路由器技術實現的路由器，采用交換FPGA芯片硬件實現的方式，對路由器內部各種單播、多播數據包進行路由轉發，實現網絡路由器與外部數據收發芯片的數據通信。本文主要針對路由器內部交換FPGA芯片數據轉發流程的特點，分析研究了傳統交換FPGA所采用的交換算法，針對簡單FIFO算法所產生的線頭阻塞現象，結合虛擬輸出隊列(VOQ)機制及隊列仲裁算法(RRM)的特點，并根據實際設計中各外圍接口芯片，給出了一種消除數據轉發過程中出現的線頭阻塞的iSLIP改進算法。針對實際網絡單播、多播數據包在數據轉發處理過程的不同，給出了實際的解決方案。并對FPGA外部SSRAM包緩存帶寬的利用，數據轉發的包亂序現象及FPGA內部環回數據包的處理流程作了分析并提出了解決方案，有效的提高了路由器數據交換性能。 根據設計方案所采用的算法的實現方式，結合FPGA內部部分關鍵模塊的功能特點及性能要求，給出了交換FPGA內部可用BlockRam資源合理的分配方案及部分模塊的設計實現，滿足了實際的設計要求。所有處理模塊均在xilinx公司的FPGA芯片中實現。
上傳時間： 2013-04-24
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隨著語音技術應用的發展，語音信號數字處理的實時性要求越來越突出。這就要求在系統設計中，對系統的硬件環境要求更高。隨著語音處理算法的日益復雜，用普通處理器對語音信號進行實時處理，已經不能滿足需要。專用語音信號處理芯片能解決實時性的要求，同時對器件的資源要求也是最低的。 論文利用Altera公司的新一代可編程邏輯器件在數字信號處理領域的優勢，對語音信號的常用參數—LPC(線性預測編碼，Linear Predictive Coding)參數提取的FPGA(現場可編程門陣列，Field Programmable Gate Array)實現進行了深入研究。論文首先對語音的離散數學模型和短時平穩特性進行了分析，深入討論了語音線性預測技術。第二，對解線性預測方程組的自相關法和協方差斜格法進行了比較，提出了一種基于協方差斜格法的LPC參數提取系統的總體設計方案。第三，對Altera公司的Cyclon系列可編程器件的內部結構進行了研究，分析了在QuartusⅡ開發平臺上進行FPGA設計的流程。第四，對系統的各個功能模塊進行了設計，所有算法通過Verilog硬件描述語言實現，并對其工作過程進行了詳細的分析。最后，在Altera FPGA目標芯片EP1C6Q240C8上，對LPC參數提取系統進行了仿真驗證。 系統具有靈活的輸入輸出接口，能方便地同其它語音處理模塊相連，構成一個完整的語音處理專用芯片，可以應用于語音編解碼、語音識別等系統。
上傳時間： 2013-04-24
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特點： 精確度0.1%滿刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設計 尺寸小,穩定性高
上傳時間： 2014-12-23
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開關在電路中起接通信號或斷開信號的作用。最常見的可控開關是繼電器，當給驅動繼電器的驅動電路加高電平或低電平時，繼電器就吸合或釋放，其觸點接通或斷開電路。CMOS模擬開關是一種可控開關，它不象繼電器那樣可以用在大電流、高電壓場合，只適于處理幅度不超過其工作電壓、電流較小的模擬或數字信號。 一、常用CMOS模擬開關引腳功能和工作原理 1.四雙向模擬開關CD4066 CD4066 的引腳功能如圖1所示。每個封裝內部有4個獨立的模擬開關，每個模擬開關有輸入、輸出、控制三個端子，其中輸入端和輸出端可互換。當控制端加高電平時，開關導通；當控制端加低電平時開關截止。模擬開關導通時，導通電阻為幾十歐姆；模擬開關截止時，呈現很高的阻抗，可以看成為開路。模擬開關可傳輸數字信號和模擬信號，可傳輸的模擬信號的上限頻率為40MHz。各開關間的串擾很小，典型值為－50dB。
上傳時間： 2013-10-27
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