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VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)——學(xué)習(xí)FPGA/CPLD時(shí)可參考
標(biāo)簽： VHDL FPGA CPLD 硬件描述語(yǔ)言
上傳時(shí)間： 2016-03-16
上傳用戶(hù)：nanfeicui
介紹FPGA/CPLD設(shè)計(jì)的指導(dǎo)性原則，如FPGA設(shè)計(jì)的基本原則，基本思想，基本操作技巧，常用模塊等。
標(biāo)簽： FPGA CPLD
上傳時(shí)間： 2014-01-02
上傳用戶(hù)：lanhuaying
基于FPGA/CPLD，采用VHDL語(yǔ)言的曼徹斯特的編解碼實(shí)現(xiàn)。還包含曼徹斯特碼的說(shuō)明文檔。
上傳時(shí)間： 2013-12-30
上傳用戶(hù)：515414293
FPGA/CPLD設(shè)計(jì)工具---Xilinx ISE使用詳解光盤(pán)源代碼，Xilinx公司推薦的FPGA/CPLD培訓(xùn)教材
標(biāo)簽： Xilinx FPGA CPLD ISE
上傳時(shí)間： 2016-05-15
上傳用戶(hù)：gyq
SAA7114 和 FPGA/CPLD之間通訊的程序，本人覺(jué)得比較好，而且里面還添加了，ROM，用來(lái)存取IIC的常數(shù)和讀來(lái)的數(shù)據(jù)。
標(biāo)簽： 7114 FPGA CPLD SAA
上傳時(shí)間： 2016-05-20
上傳用戶(hù)：tzl1975
用ISE中各種工具設(shè)計(jì)“運(yùn)動(dòng)計(jì)時(shí)表”.加深對(duì)FPGA/CPLD設(shè)計(jì)流程的理解，體會(huì)ISE集成的各種設(shè)計(jì)工具的使用方法與技巧。
標(biāo)簽： FPGA CPLD ISE 工具設(shè)計(jì)
上傳時(shí)間： 2016-06-28
上傳用戶(hù)：chens000
FPGA/CPLD 初級(jí)教程 適合與初學(xué)者
標(biāo)簽： FPGA CPLD 教程 與初學(xué)者
上傳時(shí)間： 2014-12-03
上傳用戶(hù)：liansi
多款FPGA CPLD開(kāi)發(fā)板的原理圖，很好的線(xiàn)路設(shè)計(jì)參考
標(biāo)簽： FPGA CPLD 開(kāi)發(fā)板 原理圖
上傳時(shí)間： 2016-09-20
上傳用戶(hù)：ryb
FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享，有助于設(shè)計(jì)能力提高
標(biāo)簽： FPGA CPLD 數(shù)字 電路設(shè)計(jì)
上傳時(shí)間： 2013-12-25
上傳用戶(hù)：youke111
本文使用實(shí)例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè) 計(jì)，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可 通過(guò) Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使 用的電路，并在 ModelSim 上進(jìn)行驗(yàn)證。
標(biāo)簽： FPGA CPLD VHDL 分頻器
上傳時(shí)間： 2013-12-15
上傳用戶(hù)：從此走出陰霾
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