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Altera-FPGA-CPLD

  • 基于數(shù)據(jù)符號同步的FPGA仿真實現(xiàn)

    近年來,人們對無線數(shù)據(jù)和多媒體業(yè)務(wù)的需求迅猛增加,促進了寬帶無線通信新技術(shù)的發(fā)展和應(yīng)用。正交頻分復(fù)用 (Orthogonal Frequency Division Multiolexing,OFDM)技術(shù)已經(jīng)廣泛應(yīng)用于各種高速寬帶無線通信系統(tǒng)中。然而 OFDM 系統(tǒng)相比單載波系統(tǒng)更容易受到頻偏和時偏的影響,因此如何有效地消除頻偏和時偏,實現(xiàn)系統(tǒng)的時頻同步是 OFDM 系統(tǒng)中非常關(guān)鍵的技術(shù)。 本文討論了非同步對 OFDM 系統(tǒng)的影響,分析了當(dāng)前用于 OFDM 系統(tǒng)中基于數(shù)據(jù)符號的同步算法,并簡單介紹非基于數(shù)據(jù)符號同步技術(shù)?;跀?shù)據(jù)符號的同步技術(shù)通過加入訓(xùn)練符號或?qū)ьl等附加信息,并利用導(dǎo)頻或訓(xùn)練符號的相關(guān)性實現(xiàn)時頻同步。此算法由于加入了附加信息,降低了帶寬利用率,但同步精度相對較高,同步捕獲時間較短。 隨著電子芯片技術(shù)的快速發(fā)展,電子設(shè)計自動化 (Electronic DesignAutomation,EDA) 技術(shù)和可編程邏輯芯片 (FPGA/CPLD) 的應(yīng)用越來越受到大家的重視,為此文中對 EDA 技術(shù)和 Altera 公司制造的 FPGA 芯片的原理和結(jié)構(gòu)特點進行了闡述,還介紹了在相關(guān)軟件平臺進行開發(fā)的系統(tǒng)流程。 論文在對基于數(shù)據(jù)符號三種算法進行較詳細(xì)的分析和研究的基礎(chǔ)上,尤其改進了基于導(dǎo)頻符號的同步算法之后,利用 Altera 公司的 FPGA 芯片EP1S25F102015 在 OuartusⅡ5.0 工具平臺上實現(xiàn)了 OFDM 同步的硬件設(shè)計,然后進行了軟件仿真。其中對基于導(dǎo)頻符號同步的改進算法硬件設(shè)計過程了進行了詳細(xì)闡述。不僅如此,對于基于 PN 序列幀的同步算法和基于循環(huán)前綴 (Cycle Prefix,CP) 的極大似然 (Maximam Likelihood,ML)估計同步算法也有具體的仿真實現(xiàn)。 最后,文章還對它們進行了比較,基于導(dǎo)頻符號同步設(shè)計的同步精度比較高,但是耗費芯片的資源多,另一個缺點是沒有頻偏估計,因此運用受到一定限制?;?PN 序列幀的同步設(shè)計使用了最少的芯片資源,但要提取 PN 序列中的信號數(shù)據(jù)有一定困難。基于循環(huán)前綴的同步設(shè)計占用了芯片 I/O 腳稍顯多。這幾種同步算法各有優(yōu)缺點,但可以根據(jù)不同的信道環(huán)境選用它們。

    標(biāo)簽: FPGA 數(shù)據(jù) 同步的 仿真實現(xiàn)

    上傳時間: 2013-04-24

    上傳用戶:斷點PPpp

  • 基于FPGA的數(shù)字頻率計的設(shè)計11利用VHDL 硬件描述語言設(shè)計

    基于FPGA的數(shù)字頻率計的設(shè)計11利用VHDL 硬件描述語言設(shè)計,并在EDA(電子設(shè)計自動化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序

    標(biāo)簽: FPGA VHDL 數(shù)字頻率計 硬件描述語言

    上傳時間: 2013-08-06

    上傳用戶:taozhihua1314

  • Altera FPGA設(shè)計基篇

    AlteraFPGA設(shè)計基篇.pdf,Altera FPGACPLD設(shè)計高級篇.pdf

    標(biāo)簽: Altera FPGA

    上傳時間: 2013-08-07

    上傳用戶:9牛10

  • ARM,DSP,FPGA的區(qū)別

    ARM,DSP,FPGA的區(qū)別:詳細(xì)介紹了ARM,DSP,F(xiàn)PGA/CPLD的異同。

    標(biāo)簽: FPGA ARM DSP

    上傳時間: 2013-08-27

    上傳用戶:lijianyu172

  • 通過FPGA提高工業(yè)應(yīng)用靈活性的5種方法

      可編程邏輯器件(PLD)是嵌入式工業(yè)設(shè)計的關(guān)鍵元器件。在工業(yè)設(shè)計中,PLD已經(jīng)從提供簡單的膠合邏輯發(fā)展到使用FPGA作為協(xié)處理器。該技術(shù)在通信、電機控制、I/O模塊以及圖像處理等應(yīng)用中支持 I/O 擴展,替代基本的微控制器 (MCU) 或者數(shù)字信號處理器 (DSP)。   隨著系統(tǒng)復(fù)雜度的提高,F(xiàn)PGA還能夠集成整個芯片系統(tǒng)(SoC),與分立的 MCU、DSP、ASSP,以及 ASIC解決方案相比,大幅度降低了成本。不論是用作協(xié)處理器還是SoC,Altera FPGA在您的工業(yè)應(yīng)用中都具有以下優(yōu)點:   1. 設(shè)計集成——使用FPGA作為協(xié)處理器或者SoC,在一個器件平臺上集成 IP和軟件堆棧,從而降低成本。   2. 可重新編程能力——在一個公共開發(fā)平臺的一片 FPGA中,使工業(yè)設(shè)計能夠適應(yīng)協(xié)議、IP以及新硬件功能的發(fā)展變化。   3. 性能調(diào)整——通過FPGA中的嵌入式處理器、定制指令和IP模塊,增強性能,滿足系統(tǒng)要求。   4. 過時保護——較長的 FPGA 產(chǎn)品生命周期,通過 FPGA 新系列的器件移植,延長工業(yè)產(chǎn)品的生命周期,保護硬件不會過時。   5. 熟悉的工具——使用熟悉的、功能強大的集成工具,簡化設(shè)計和軟件開發(fā)、IP集成以及調(diào)試。

    標(biāo)簽: FPGA 工業(yè)應(yīng)用

    上傳時間: 2014-12-28

    上傳用戶:rnsfing

  • FPGA/CPLD與USB技術(shù)的無損圖像采集卡

    介紹了外置式USB無損圖像采集卡的設(shè)計和實現(xiàn)方案,它用于特殊場合的圖像處理及其相關(guān)領(lǐng)域。針對圖像傳輸?shù)奶攸c,結(jié)合FPCA/CPLD和USB技術(shù),給出了硬件實現(xiàn)框圖,同時給出了PPGA/CPLD內(nèi)部時序控制圖和USB程序流程圖,結(jié)合框圖和部分程序源代碼,具體講述了課題中遇到的難點和相應(yīng)的解決方案。

    標(biāo)簽: FPGA CPLD USB 圖像采集卡

    上傳時間: 2014-12-28

    上傳用戶:q123321

  • 這些ppt文件詳細(xì)介紹了使用Altera公司FPGA芯片編程時的注意問題

    這些ppt文件詳細(xì)介紹了使用Altera公司FPGA芯片編程時的注意問題,包含時序、EBA、LPM庫等,還有一些實用技巧供學(xué)習(xí)。對于使用Altera FPGA的同志會有幫助,但全部為英文編寫,請注意。

    標(biāo)簽: Altera FPGA 詳細(xì)介紹

    上傳時間: 2014-01-27

    上傳用戶:偷心的海盜

  • Altera FPGA 封裝信息大全

    本文檔是Altera(INTEL)FPGA的封裝信息大全,所有INTEL FPGA的封裝信息均可找到,適用于PCB工程師,結(jié)構(gòu)工程師使用

    標(biāo)簽: altera fpga

    上傳時間: 2022-03-09

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  • Quartus II的FPGA CPLD開發(fā)

    1Quartus II軟件的安裝2Quartus II軟件的使用、開發(fā)板的使用本章將通過3個完整的例子,一步一步的手把手的方式完成設(shè)計,完成這3個設(shè)計,并得到正確的結(jié)果,將會快速、有效的掌握在Altera Quartusll軟件環(huán)境下進行FPGA設(shè)計與開發(fā)的方法、流程,并熟悉開發(fā)板的使用。2.1原理圖方式設(shè)計3-8譯碼器一、設(shè)計目的1、通過設(shè)計一個3-8譯碼器,掌握祝組合邏輯電路設(shè)計的方法。2、初步了解Quartusll采用原理圖方式進行設(shè)計的流程。3、初步掌握FPGA開發(fā)的流程以及基本的設(shè)計方法、基本的仿真分析方法。二、設(shè)計原理三、設(shè)計內(nèi)容四、設(shè)計步驟1、建立工程文件1)雙擊桌面上的Quartus II的圖標(biāo)運行此軟件。

    標(biāo)簽: fpga cpld

    上傳時間: 2022-07-18

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  • 通向FPGA之路-七天玩轉(zhuǎn)Altera之時序篇

    網(wǎng)上關(guān)于Altera的教程很多,可謂浩如煙海。大體來說有兩類:一是,step by step的指導(dǎo)如何操作Quartus軟件,這類方法的優(yōu)點是上手快,但卻有知其然不知其所以然之惑;二是,從一個很高的起點分析一些具體問題,優(yōu)點是有深度,但也把大部分初學(xué)者拒之門外,不知路在何方。本系列教程的宗旨是在力求全面介紹Altera及其QuartusⅡ軟件原理的基礎(chǔ)上,對何如使用Altera FPGA進行基礎(chǔ)設(shè)計、時序分析、驗證、優(yōu)化四大方面進行講解。本篇為時序篇,推薦用兩天時間掌握。其余的,基礎(chǔ)篇需一天,驗證、優(yōu)化各需兩天,一共七天。本教程大部分內(nèi)容參考翻譯 altera 官方handbook和對應(yīng)的paper等資料,1.2、1.4、1.6、2.1系熱心網(wǎng)友riple所創(chuàng),筆者基本原文引用,只為閱讀流暢性和更易理解做了少許改動,如造成原作者的不適,可聯(lián)系筆者刪除之。后續(xù)教程視讀者反映情況進行適當(dāng)調(diào)整和發(fā)布。

    標(biāo)簽: fpga altera 時序

    上傳時間: 2022-07-27

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