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BUILDER

  • 美河提供.C.BUILDER精彩編程實例集錦

    美河提供.C.BUILDER精彩編程實例集錦

    標(biāo)簽： BUILDER 編程實例 集錦

    上傳時間： 2013-07-07

    上傳用戶：eeworm

  • 基于C++ BUILDER實現(xiàn)的倒立擺控制系統(tǒng)

    本文以倒立擺控制系統(tǒng)控制為例，介紹Borland C++ BUILDER 在數(shù)據(jù)采集、處理中的應(yīng)用，并根據(jù)系統(tǒng)控制算法控制電機左右運動，從而保證倒立擺能穩(wěn)定地站立在豎直位置。關(guān)鍵詞： C++

    標(biāo)簽： BUILDER 倒立擺 控制系統(tǒng)

    上傳時間： 2013-04-24

    上傳用戶：Shoen

  • SOPC BUILDER 　0

    SoPC BUILDER在一個工具中實現(xiàn)了嵌入式系統(tǒng)各個方面的開發(fā)，包括軟件的設(shè)計和驗證，為充分利用SoPC技術(shù)提高電子系統(tǒng)的性能和降低成本提供了強有力的支持。

    標(biāo)簽： BUILDER SOPC

    上傳時間： 2013-06-02

    上傳用戶：yezhihao

  • Platform BUILDER 5.0/6.00

    Platform BUILDER 6.0 是以VS2005的插件形式安裝集成的。 Platform BUILDER正版是需要向微軟或者其代理機構(gòu)購買的，官方只有評估版本的下載。

    標(biāo)簽： Platform BUILDER 6.00 5.0

    上傳時間： 2013-04-24

    上傳用戶：greenmile

  • Borland C++ BUILDER 60

    Borland C++ BUILDER Compiler 是一個BC 編譯器。它是用來優(yōu)化BC 開發(fā)系統(tǒng)的工具。它包括最后版本的ANSI/ISO C++ 語言的支持，包括RTL，C++ 的STL框架結(jié)構(gòu)支持

    標(biāo)簽： Borland BUILDER 60

    上傳時間： 2013-05-22

    上傳用戶：ardager

  • 分析了MATLAB/Simulink 中DSP BUILDER 模塊庫在FPGA 設(shè)計中優(yōu)點

    分析了MATLAB/Simulink 中DSP BUILDER 模塊庫在FPGA 設(shè)計中優(yōu)點，\\r\\n然后結(jié)合FSK 信號的產(chǎn)生原理，給出了如何利用DSP BUILDER 模塊庫建立FSK 信號發(fā)生器模\\r\\n型，以及對FSK 信號發(fā)生器模型進行算法級仿真和生成VHDL 語言的方法，并在modelsim\\r\\n中對FSK 信號發(fā)生器進行RTL 級仿真，最后介紹了在FPGA 芯片中實現(xiàn)FSK 信號發(fā)生器的設(shè)\\r\\n計方法。

    標(biāo)簽： Simulink BUILDER MATLAB FPGA

    上傳時間： 2013-08-20

    上傳用戶：herog3

  • FPGA及DSP+BUILDER

    DSP+BUILDER

    標(biāo)簽： BUILDER FPGA DSP

    上傳時間： 2013-11-26

    上傳用戶：問題問題

  • DE2平臺應(yīng)用及DSP BUILDER技術(shù)

    DE2平臺應(yīng)用及DSP BUILDER技術(shù)

    標(biāo)簽： BUILDER DE2 DSP

    上傳時間： 2013-10-26

    上傳用戶：非衣2016

  • 基于DSP BUILDER數(shù)字信號處理器的FPGA設(shè)計

    基于DSP BUILDER數(shù)字信號處理器的FPGA設(shè)計

    標(biāo)簽： BUILDER FPGA DSP 數(shù)字信號處理器

    上傳時間： 2013-10-11

    上傳用戶：zhuyibin

  • 基于DSP BUILDER數(shù)字信號處理器的FPGA設(shè)計

    針對使用硬件描述語言進行設(shè)計存在的問題，提出一種基于FPGA并采用DSP BUILDER作為設(shè)計工具的數(shù)字信號處理器設(shè)計方法。并按照Matlab/Simulink/DSP BUILDER/QuartusⅡ設(shè)計流程，設(shè)計了一個12階FIR 低通數(shù)字濾波器，通過Quartus 時序仿真及嵌入式邏輯分析儀SignalTapⅡ硬件測試對設(shè)計進行了驗證。結(jié)果表明，所設(shè)計的FIR 濾波器功能正確，性能良好。 Abstract:  Aiming at the problems in designing DSP using HDL，a method of designing DSP based on FPGA which using DSP BUILDER as designed tool is pointed out.A 12-order low-pass FIR digital filter was designed according to the process of Matlab/Simulink/DSP BUILDER/QuartusⅡ, and the design was verified by the timing simulation based on QuartusⅡand practical test based on SignalTapⅡ. The result shows the designed filter is correct in function and good in performance.

    標(biāo)簽： BUILDER FPGA DSP 數(shù)字信號處理器

    上傳時間： 2013-11-17

    上傳用戶：lo25643

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