美河提供.C.BUILdeR精彩編程實(shí)例集錦
標(biāo)簽： BUILdeR 編程實(shí)例 集錦
上傳時(shí)間： 2013-07-07
上傳用戶：eeworm
本文以倒立擺控制系統(tǒng)控制為例，介紹Borland C++ BUILdeR 在數(shù)據(jù)采集、處理中的應(yīng)用，并根據(jù)系統(tǒng)控制算法控制電機(jī)左右運(yùn)動(dòng)，從而保證倒立擺能穩(wěn)定地站立在豎直位置。關(guān)鍵詞： C++
標(biāo)簽： BUILdeR 倒立擺 控制系統(tǒng)
上傳時(shí)間： 2013-04-24
上傳用戶：Shoen
SoPC BUILdeR在一個(gè)工具中實(shí)現(xiàn)了嵌入式系統(tǒng)各個(gè)方面的開發(fā)，包括軟件的設(shè)計(jì)和驗(yàn)證，為充分利用SoPC技術(shù)提高電子系統(tǒng)的性能和降低成本提供了強(qiáng)有力的支持。
上傳時(shí)間： 2013-06-02
上傳用戶：yezhihao
Platform BUILdeR 6.0 是以VS2005的插件形式安裝集成的。 Platform BUILdeR正版是需要向微軟或者其代理機(jī)構(gòu)購(gòu)買的，官方只有評(píng)估版本的下載。
標(biāo)簽： Platform BUILdeR 6.00 5.0
上傳時(shí)間： 2013-04-24
上傳用戶：greenmile
Borland C++ BUILdeR Compiler 是一個(gè)BC 編譯器。它是用來(lái)優(yōu)化BC 開發(fā)系統(tǒng)的工具。它包括最后版本的ANSI/ISO C++ 語(yǔ)言的支持，包括RTL，C++ 的STL框架結(jié)構(gòu)支持
上傳時(shí)間： 2013-05-22
上傳用戶：ardager
分析了MATLAB/Simulink 中DSP BUILdeR 模塊庫(kù)在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)，\\r\\n然后結(jié)合FSK 信號(hào)的產(chǎn)生原理，給出了如何利用DSP BUILdeR 模塊庫(kù)建立FSK 信號(hào)發(fā)生器模\\r\\n型，以及對(duì)FSK 信號(hào)發(fā)生器模型進(jìn)行算法級(jí)仿真和生成VHDL 語(yǔ)言的方法，并在modelsim\\r\\n中對(duì)FSK 信號(hào)發(fā)生器進(jìn)行RTL 級(jí)仿真，最后介紹了在FPGA 芯片中實(shí)現(xiàn)FSK 信號(hào)發(fā)生器的設(shè)\\r\\n計(jì)方法。
標(biāo)簽： Simulink BUILdeR MATLAB FPGA
上傳時(shí)間： 2013-08-20
上傳用戶：herog3
DSP+BUILdeR
上傳時(shí)間： 2013-11-26
上傳用戶：問(wèn)題問(wèn)題
DE2平臺(tái)應(yīng)用及DSP BUILdeR技術(shù)
上傳時(shí)間： 2013-10-26
上傳用戶：非衣2016
基于DSP BUILdeR數(shù)字信號(hào)處理器的FPGA設(shè)計(jì)
標(biāo)簽： BUILdeR FPGA DSP 數(shù)字信號(hào)處理器
上傳時(shí)間： 2013-10-11
上傳用戶：zhuyibin
針對(duì)使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)存在的問(wèn)題，提出一種基于FPGA并采用DSP BUILdeR作為設(shè)計(jì)工具的數(shù)字信號(hào)處理器設(shè)計(jì)方法。并按照Matlab/Simulink/DSP BUILdeR/QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個(gè)12階FIR 低通數(shù)字濾波器，通過(guò)Quartus 時(shí)序仿真及嵌入式邏輯分析儀SignalTapⅡ硬件測(cè)試對(duì)設(shè)計(jì)進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計(jì)的FIR 濾波器功能正確，性能良好。 Abstract: Aiming at the problems in designing DSP using HDL，a method of designing DSP based on FPGA which using DSP BUILdeR as designed tool is pointed out.A 12-order low-pass FIR digital filter was designed according to the process of Matlab/Simulink/DSP BUILdeR/QuartusⅡ, and the design was verified by the timing simulation based on QuartusⅡand practical test based on SignalTapⅡ. The result shows the designed filter is correct in function and good in performance.
標(biāo)簽： BUILdeR FPGA DSP 數(shù)字信號(hào)處理器
上傳時(shí)間： 2013-11-17
上傳用戶：lo25643
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