這是蘭吉昌編寫的《CADENCE完全自學(xué)手冊》的電子版，分上，中，下三冊，每冊17M左右，較大，資料相當(dāng)全哦！
標(biāo)簽： CADENCE 學(xué)習(xí)手冊
上傳時間： 2013-11-02
上傳用戶：qq521
CADENCE焊盤制作指南
標(biāo)簽： CADENCE 焊盤
上傳時間： 2013-11-06
上傳用戶：kr770906
標(biāo)簽： CADENCE Allegro
上傳時間： 2013-11-21
上傳用戶：wettetw
2010 年，科通成為CADENCE 公司在中國規(guī)模最大的增值代理商，科通也是CADENCE 公司唯一代理區(qū)域覆蓋全國，唯一代理產(chǎn)品范圍覆蓋CADENCE PCB 全線（Allegro 和Orcad）的增值服務(wù)商。隨著業(yè)界領(lǐng)先的信號完整性和電源完整性仿真軟件供應(yīng)商Sigrity 成為CADENCE 的一員，全新的CADENCE 芯片封裝/PCB 板協(xié)同設(shè)計(jì)及仿真解決方案，讓你能夠迅速優(yōu)化芯片和封裝之間的網(wǎng)絡(luò)連接，以及封裝與PCB 之間的網(wǎng)絡(luò)連接。同時通過網(wǎng)表管理、自動優(yōu)化路徑以及信號和電源完整性分析，可以對產(chǎn)品的成本與性能進(jìn)行優(yōu)化。
標(biāo)簽： CADENCE_PCB 2013
上傳時間： 2013-10-22
上傳用戶：haoxiyizhong
完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計(jì)工具 CADENCE OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計(jì)及在設(shè)計(jì)初級產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過FSP做系統(tǒng)化的設(shè)計(jì)規(guī)劃，同時整合logic、schematic、PCB同步規(guī)劃單個或多個FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測試及修正的過程及溝通時間，甚至透過最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)。 Specifying Design Intent 在FSP整合工具內(nèi)可直接由零件庫選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計(jì)及在PCB的placement。
標(biāo)簽： Allegro Planner System FPGA
上傳用戶：wwwe
CADENCE 16.5教程，詹書庭__PCB Layout圖文教程。
標(biāo)簽： Layout PCB 圖文教程
上傳時間： 2014-12-31
上傳用戶：suicone
CADENCE的破解
標(biāo)簽： CADENCE 16.5 正 破解
上傳時間： 2014-03-26
上傳用戶：yuanxiaoqiang
CADENCE 詳細(xì)教程
標(biāo)簽： CADENCE_Allegro_PCB 教程
上傳時間： 2013-12-24
上傳用戶：liuwei6419
如果符合以下條件,則無論是以原文形式,且不論是否修改,再分發(fā)和使用本文檔都是被允許的.
標(biāo)簽： CADENCE 注意事項(xiàng)
上傳時間： 2013-10-08
上傳用戶：Aeray
本文檔為原版CADENCEpspice使用說明
標(biāo)簽： CADENCE pspice 使用說明
上傳時間： 2014-01-10
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