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CMOS

  • CMOS模擬集成電路設(shè)計(jì)-艾倫

    CMOS模擬集成電路設(shè)計(jì)，IC必備參考書(shū)

    標(biāo)簽： CMOS 模擬集成 電路設(shè)計(jì)

    上傳時(shí)間： 2013-04-24

    上傳用戶：leehom61

  • 可以在里面修改協(xié)議.主要是CMOS---fpga--usb(68013a)中除68013a部分的程序

    可以在里面修改協(xié)議.主要是CMOS---fpga--usb(68013a)中除68013a部分的程序

    標(biāo)簽： 68013a CMOS fpga usb

    上傳時(shí)間： 2013-08-21

    上傳用戶：半熟1994

  • 高增益低功耗恒跨導(dǎo)軌到軌CMOS運(yùn)放設(shè)計(jì)

    基于CSMC的0.5 μmCMOS工藝，設(shè)計(jì)了一個(gè)高增益、低功耗、恒跨導(dǎo)軌到軌CMOS運(yùn)算放大器，采用最大電流選擇電路作為輸入級(jí)，AB類結(jié)構(gòu)作為輸出級(jí)。通過(guò)cadence仿真，其輸入輸出均能達(dá)到軌到軌，整個(gè)電路工作在3 V電源電壓下，靜態(tài)功耗僅為0.206 mW，驅(qū)動(dòng)10pF的容性負(fù)載時(shí)，增益高達(dá)100.4 dB，單位增益帶寬約為4.2 MHz，相位裕度為63°。

    標(biāo)簽： CMOS 增益 低功耗 軌到軌

    上傳時(shí)間： 2013-11-04

    上傳用戶：xlcky

  • CMOS版圖設(shè)計(jì)技巧之一

    CMOS版圖設(shè)計(jì)技巧之一

    標(biāo)簽： CMOS 版圖 設(shè)計(jì)技巧

    上傳時(shí)間： 2013-11-16

    上傳用戶：leawon947

  • 模擬CMOS集成電路設(shè)計(jì)

    模擬CMOS集成電路設(shè)計(jì)

    標(biāo)簽： CMOS 模擬 集成電路設(shè)計(jì)

    上傳時(shí)間： 2014-10-27

    上傳用戶：685

  • 為什么我的CMOS邏輯電路燒起來(lái)了

    Abstract: What can be simpler than designing with CMOS and BiCMOS? These technologies are very easy to use butthey still require careful design. This tutorial discusses the odd case of circuits that seem to work but exhibit somepeculiar behaviors—including burning the designer's fingers!

    標(biāo)簽： CMOS 邏輯電路

    上傳時(shí)間： 2013-11-03

    上傳用戶：dick_sh

  • 帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計(jì)

    設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開(kāi)關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對(duì)電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動(dòng)2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。

    標(biāo)簽： CMOS 增益提高 運(yùn)算 放大器設(shè)計(jì)

    上傳時(shí)間： 2014-12-23

    上傳用戶：jiiszha

  • CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計(jì)

    為了提高數(shù)字集成電路芯片的驅(qū)動(dòng)能力，采用優(yōu)化比例因子的等比緩沖器鏈方法，通過(guò)Hspice軟件仿真和版圖設(shè)計(jì)測(cè)試，提出了一種基于CSMC 2P2M 0.6 μm CMOS工藝的輸出緩沖電路設(shè)計(jì)方案。本文完成了系統(tǒng)的電原理圖設(shè)計(jì)和版圖設(shè)計(jì)，整體電路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工藝的工藝庫(kù)（06mixddct02v24）仿真，基于CSMC 2P2M 0.6 μm CMOS工藝完成版圖設(shè)計(jì)，并在一款多功能數(shù)字芯片上使用，版圖面積為1 mm×1 mm，并參與MPW（多項(xiàng)目晶圓）計(jì)劃流片，流片測(cè)試結(jié)果表明，在輸出負(fù)載很大時(shí)，本設(shè)計(jì)能提供足夠的驅(qū)動(dòng)電流，同時(shí)延遲時(shí)間短、并占用版圖面積小。

    標(biāo)簽： CMOS 工藝 多功能 數(shù)字芯片

    上傳時(shí)間： 2013-10-09

    上傳用戶：小鵬

  • CMOS綠色模式AC_DC控制器振蕩器電路

    采用電流模脈寬調(diào)制控制方案的電池充電芯片設(shè)計(jì),鋸齒波信號(hào)的線性度較好,當(dāng)負(fù)載電路減小時(shí),自動(dòng)進(jìn)入Burst Mode狀態(tài)提高系統(tǒng)的效率。整個(gè)電路基于1.0 μm 40 V CMOS工藝設(shè)計(jì),通過(guò)Hspice完成了整體電路前仿真驗(yàn)證和后仿真,仿真結(jié)果表明,振蕩電路的性能較好,可廣泛應(yīng)用在PWM等各種電子電路中。

    標(biāo)簽： AC_DC CMOS 綠色模式 控制器

    上傳時(shí)間： 2014-12-23

    上傳用戶：kangqiaoyibie

  • CMOS和TTL電路探討

    通常以為T(mén)TL門(mén)的速度高于“CMOS門(mén)電路。影響TTL門(mén)電路工作速度的主要因素是電路內(nèi)部管子的開(kāi)關(guān)特性、電路結(jié)構(gòu)及內(nèi)部的各電阻數(shù)值。電阻數(shù)值越大，作速度越低。管子的開(kāi)關(guān)時(shí)間越長(zhǎng)，門(mén)的工作速度越低。門(mén)的速度主要體現(xiàn)在輸出波形相對(duì)于輸入波形上有“傳輸延時(shí)”tpd。將tpd與空載功耗P的乘積稱“速度-功耗積”，做為器件性能的一個(gè)重要指標(biāo)，其值越小，表明器件的性能越 好（一般約為幾十皮（10-12）焦耳）。與TTL門(mén)電路的情況不同，影響CMOS電路工作速度的主要因素在于電路的外部，即負(fù)載電容CL。CL是主要影響器件工作速度的原因。由CL所決定的影響CMOS門(mén)的傳輸延時(shí)約為幾十納秒。

    標(biāo)簽： CMOS TTL 電路

    上傳時(shí)間： 2013-11-22

    上傳用戶：DE2542

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