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cadence allegro constraint manager high speed
標簽： Allegro editor pcb
上傳時間： 2013-07-21
上傳用戶：ccsdebug
cadence軟件下自作的焊盤文件，常用的器件的封裝，包括了0805 0603 1206 1608 vga 排阻，插針等器件
標簽： pad
上傳時間： 2013-06-12
上傳用戶：唐僧他不信佛
利用cadence軟件做的常用器件的封裝。
標簽： dra_psm
上傳時間： 2013-07-24
上傳用戶：tianjinfan
Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發。該書本由淺入深的介紹了該技術的相關知識。推薦閱讀。
標簽： VerilogHDL 數字設計
上傳時間： 2013-05-30
上傳用戶：13081287919
隨著信息寬帶化和高速化的發展，以前的低速PCB已完全不能滿足日益增長信息化發展的需要，而高速PCB的出現將對硬件人員提出更高的要求，僅僅依靠自
標簽： Cadence ALlegro PCB 信號完整性
上傳時間： 2013-05-22
上傳用戶：julin2009
Cadence軟件使用的教材書,很不錯的內容的
標簽： Orcad
上傳時間： 2013-06-05
上傳用戶：00.00
本文主要研究了數字聲音廣播系統(DAB)內交織器與解交織器的算法及硬件實現方法。時間交織器與解交織器的硬件實現可以有幾種實現方案，本文對其性能進行了分析比較，選擇了一種工程中實用的設計方案進行設計，并將設計結果以FPGA設計驗證。時間解交織器的交織速度、電路面積、占用內存、是設計中主要因素，文中采用了單口SRAM實現，減少了對存儲器的使用，利用lC設計的優化設計方法來改善電路的面積。硬件實現是采用工業EDA標準Top-to-Down設計思想來設計時間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence Nc-verilog進行仿真，Debussy進行debug，在Altera公司的FPGA開發板上進行測試，然后用ASIC實現。測試結果證明：時間解交織器的輸出正確，實現速度較快，占用面積較小。
標簽： FPGA 算法研究
上傳時間： 2013-04-24
上傳用戶：梧桐
教你如何在Cadence Pspice中使用變壓器
標簽： Pspice 變壓器
上傳時間： 2013-05-23
上傳用戶：飛翔的胸毛
SPECCTRA 提供設計師一種以形狀為基礎的，功能強大的繞線器，可在減少使用者介入情況下完成各種復雜設計。
標簽： Cadence spectra 16.30
上傳時間： 2013-06-24
上傳用戶：jxfzjh
Cadence OrCAD 10.5, 讓PCB的設計進入更細節階段。與PSpice結合可應用于在Allegro平臺上。此套組系為一完整涵蓋前端至后端、使用微軟視窗平臺的流程，可以供印刷電路板(PCB) 設計師透過工具整合與程式自動化改善生產力
標簽： SPICE 60
上傳時間： 2013-06-07
上傳用戶：225588
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