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Cyclone，Altera，F(xiàn)(xiàn)PGA，生產(chǎn)(chǎn)

step7 microWIN samrt中文版，西門子最新PLC編程軟件 173.3M

西門子最新PLC編程軟件step7 microWIN samrt中文版，目前論壇上的描述是中文版，實(shí)際都是英文版，謝謝通過。由于文件較大，放在百度網(wǎng)盤，附件提供了分享鏈接和提取碼，打開即可下載或轉(zhuǎn)存。

標(biāo)簽： PLC編程軟件 step7 microWIN samrt

上傳時(shí)間： 2022-07-28

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神經(jīng)網(wǎng)絡(luò)與機(jī)器學(xué)習(xí) Simon_Haykin，原書第三版，高清中文pdf，機(jī)器學(xué)習(xí)教材

該資源為機(jī)器學(xué)習(xí)使用的教材，供學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)的算法的人使用

標(biāo)簽： 機(jī)器神經(jīng)網(wǎng)絡(luò)

上傳時(shí)間： 2022-08-09

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標(biāo)簽： 表面工程

上傳時(shí)間： 2013-04-15

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基于FPGA的模糊PID控制算法的研究及實(shí)現(xiàn).rar

PID算法自從問世以來，一直受到廣泛的關(guān)注。隨著現(xiàn)代控制理論及智能控制技術(shù)的發(fā)展，PID算法也得到了長(zhǎng)足的發(fā)展。結(jié)合傳統(tǒng)的PID控制算法，針對(duì)特定的控制領(lǐng)域，出現(xiàn)了一些新的控制算法，模糊PID控制算法就是在此基礎(chǔ)上漸漸形成并凸顯其控制特色。同時(shí)隨著微電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程邏輯器件FPGA的發(fā)展及其EDA技術(shù)的日漸成熟，為集成控制芯片開拓了廣闊的發(fā)展空間。FPGA的發(fā)展為基于硬件的算法模塊的實(shí)現(xiàn)提供了可能性，同時(shí)節(jié)省了外圍的電路，使算法模塊的集成度大大提高。本文針對(duì)當(dāng)前國(guó)內(nèi)外在算法研究方面的熱點(diǎn)問題，對(duì)模糊PID算法進(jìn)行了深入的分析和研究。通過對(duì)汽輪機(jī)調(diào)節(jié)系統(tǒng)的結(jié)構(gòu)分析，對(duì)其進(jìn)行了數(shù)學(xué)建模。采用某汽輪機(jī)的實(shí)際設(shè)計(jì)運(yùn)行參數(shù)，利用Matlab仿真軟件，對(duì)該汽輪機(jī)的數(shù)學(xué)模型進(jìn)行了甩負(fù)荷動(dòng)態(tài)特性仿真。仿真結(jié)果表明，模糊PID可以更好地解決汽輪發(fā)電機(jī)組在甩負(fù)荷過程中由于機(jī)組轉(zhuǎn)子飛升量太大而導(dǎo)致危急保安裝置動(dòng)作，使得汽輪發(fā)電機(jī)組意外停機(jī)的問題，能夠保證汽輪發(fā)電機(jī)組在意外甩負(fù)荷時(shí)機(jī)組正常的機(jī)械運(yùn)轉(zhuǎn)。根據(jù)模糊控制理論的特點(diǎn)及EDA技術(shù)和FPGA可編程邏輯器件的發(fā)展現(xiàn)狀，提出了在FPGA上實(shí)現(xiàn)模糊PID算法的具體實(shí)現(xiàn)方案。在綜合分析算法特性的基礎(chǔ)上，選擇Altera公司生產(chǎn)的CycloneⅡ系列中的EP2C35F672C6作為目標(biāo)芯片，利用分層模塊化設(shè)計(jì)思想，在Altera公司提供的QuartusⅡ開發(fā)環(huán)境中，利用原理圖設(shè)計(jì)輸入和VHDL設(shè)計(jì)輸入相結(jié)合的方式實(shí)現(xiàn)了模糊PID控制算法，同時(shí)分別對(duì)實(shí)現(xiàn)的各個(gè)功能模塊和整個(gè)算法模塊進(jìn)行了功能時(shí)序仿真。根據(jù)仿真結(jié)果分析，該設(shè)計(jì)實(shí)現(xiàn)了的模糊PID控制功能。該控制算法模塊的FPGA實(shí)現(xiàn)很好的避免了因CPU或者其它問題導(dǎo)致算法程序跑飛、程序死循環(huán)、復(fù)位不可靠等問題，提高了控制的可靠性。同時(shí)加強(qiáng)了模塊的通用性，減少了系統(tǒng)硬件開發(fā)周期，節(jié)省了外圍設(shè)備的電路，降低了設(shè)計(jì)開發(fā)成本。

標(biāo)簽： FPGA PID 模糊

上傳時(shí)間： 2013-07-21

上傳用戶：thinode
基于FPGA的無線傳感器網(wǎng)絡(luò)MAC層控制器的設(shè)計(jì)與實(shí)現(xiàn).rar

無線傳感器網(wǎng)絡(luò)（Wireless Sensor Networks，WSN）是由大量傳感器節(jié)點(diǎn)組成，這些節(jié)點(diǎn)部署在監(jiān)測(cè)區(qū)域內(nèi)通過無線通信方式，形成的一個(gè)多跳自組織的網(wǎng)絡(luò)。整個(gè)網(wǎng)絡(luò)的作用是協(xié)作地感知、采集和處理網(wǎng)絡(luò)覆蓋區(qū)域中監(jiān)測(cè)對(duì)象的信息，并發(fā)送給觀察者，可廣泛應(yīng)用于環(huán)境監(jiān)測(cè)、醫(yī)療護(hù)理、軍事、商業(yè)等多個(gè)領(lǐng)域。媒體訪問控制（Medium Access Control，MAC）協(xié)議處于無線傳感器網(wǎng)絡(luò)協(xié)議的物理層和路由層之間，用于在傳感器節(jié)點(diǎn)間公平有效地共享通信媒介，對(duì)傳感器網(wǎng)絡(luò)的性能有較大影響。與傳統(tǒng)無線網(wǎng)絡(luò)不同，提高能量效率和可擴(kuò)展性是無線傳感器網(wǎng)絡(luò)MAC協(xié)議設(shè)計(jì)的主要目標(biāo)。本文主要闡述基于FPGA對(duì)IEEE802．15．4 MAC層功能的實(shí)現(xiàn)。首先介紹了無線傳感器網(wǎng)絡(luò)的體系結(jié)構(gòu)、MAC協(xié)議的設(shè)計(jì)要求以及已有的MAC層協(xié)議，討論了無線傳感器網(wǎng)絡(luò)MAC層的主要要求和功能。然后詳細(xì)介紹和分析了IEEE802．15．4的MAC協(xié)議，并在此基礎(chǔ)上，通過NS2平臺(tái)對(duì)MAC層協(xié)議進(jìn)行了仿真，研究不同網(wǎng)絡(luò)負(fù)荷下信道訪問機(jī)制的各個(gè)參數(shù)對(duì)吞吐量，丟包率，傳輸延時(shí)的影響，分析了隱蔽站問題、確認(rèn)幀機(jī)制。本文對(duì)MAC層中的主要功能，諸如數(shù)據(jù)收發(fā)、幀處理、信道接入方式以及幀檢驗(yàn)等提出了基于FPGA的硬件解決方法。設(shè)計(jì)選用硬件描述語言VerilogHDL，在QuartusⅡ中完成模塊的綜合和布局布線，在QuartusⅡ和Modelsim中進(jìn)行時(shí)序仿真驗(yàn)證，最終下載到自主設(shè)計(jì)Altera公司的Cyclone開發(fā)板中。對(duì)設(shè)計(jì)的驗(yàn)證采取的是由里及外的方式，先對(duì)系統(tǒng)主模塊的功能進(jìn)行驗(yàn)證，然后下載到與CC2430開發(fā)板相連接的FPGA中對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證測(cè)試。驗(yàn)證流程是功能仿真、時(shí)序仿真和板級(jí)調(diào)試，最終通過測(cè)試，驗(yàn)證了該設(shè)計(jì)的功能。測(cè)試結(jié)果表明，該模塊能滿足無線傳感器網(wǎng)絡(luò)低速率應(yīng)用環(huán)境的需要，具有優(yōu)良的擴(kuò)展性能，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。

標(biāo)簽： FPGA MAC 無線傳感器網(wǎng)絡(luò)

上傳時(shí)間： 2013-06-14

上傳用戶：竺羽翎2222
基于FPGA語音識(shí)別系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).rar

近年來，語音識(shí)別研究大部分集中在算法設(shè)計(jì)和改進(jìn)等方面，而隨著半導(dǎo)體技術(shù)的高速發(fā)展，集成電路規(guī)模的不斷增大與各種研發(fā)技術(shù)水平的不斷提高，新的硬件平臺(tái)的推出，語音識(shí)別實(shí)現(xiàn)平臺(tái)有了更多的選擇。語音識(shí)別技術(shù)在與DSP、FPGA、ASIC等器件為平臺(tái)的嵌入式系統(tǒng)結(jié)合后，逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。本課題通過對(duì)現(xiàn)有各種語音特征參數(shù)與孤立詞語音識(shí)別模型進(jìn)行研究的基礎(chǔ)上，重點(diǎn)探索基于動(dòng)態(tài)時(shí)間規(guī)整算法的DTW模型在孤立詞語音識(shí)別領(lǐng)域的應(yīng)用，并結(jié)合基于FPGA的SOPC系統(tǒng)，在嵌入式平臺(tái)上實(shí)現(xiàn)具有較好精度與速度的孤立詞語音識(shí)別系統(tǒng)。本系統(tǒng)整體設(shè)計(jì)基于DE2開發(fā)平臺(tái),采用基于Nios II的SOPC技術(shù)。采用這種解決方案的優(yōu)點(diǎn)是實(shí)現(xiàn)了片上系統(tǒng)，減少了系統(tǒng)的物理體積和總體功耗；同時(shí)系統(tǒng)控制核心都在FPGA內(nèi)部實(shí)現(xiàn)，可以極為方便地更新和升級(jí)系統(tǒng)，大大地提高了系統(tǒng)的通用性和可維護(hù)性。此外，由于本系統(tǒng)需要大量的高速數(shù)據(jù)運(yùn)算，在設(shè)計(jì)中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實(shí)現(xiàn)了語音信號(hào)的端點(diǎn)檢測(cè)模塊，F(xiàn)FT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設(shè)計(jì)模塊。為了提高系統(tǒng)的整體性能，作者充分利用了FPGA的高速并行的優(yōu)勢(shì)，以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設(shè)，使系統(tǒng)處理數(shù)字信號(hào)的能力大大提高，其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。本論文主要包含了以下幾個(gè)方面：（1）結(jié)合ALTERA CYCLONE II芯片的特點(diǎn)，確定了基于FPGA語音識(shí)別系統(tǒng)的總體設(shè)計(jì)，在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件的選擇和設(shè)計(jì)。（2）自主設(shè)計(jì)了純硬件描述語言的驅(qū)動(dòng)電路設(shè)計(jì)，完成了高速語音采集的工作，并且對(duì)存儲(chǔ)數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進(jìn)行提取導(dǎo)入MATLAB平臺(tái)測(cè)試數(shù)據(jù)的正確性。整個(gè)程序測(cè)試的方式對(duì)系統(tǒng)的模塊測(cè)試起到重要的作用。（3）完成高速定點(diǎn)256點(diǎn)的FFT模塊的設(shè)計(jì)，此模塊是系統(tǒng)成敗的關(guān)鍵，實(shí)現(xiàn)高速實(shí)時(shí)的運(yùn)算。（4）結(jié)合SOPC的特性，設(shè)計(jì)了人機(jī)友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅(qū)動(dòng)接口設(shè)計(jì)完成用戶定制的系統(tǒng)。（5）進(jìn)行了整體系統(tǒng)測(cè)試，系統(tǒng)可以較穩(wěn)定地實(shí)現(xiàn)實(shí)時(shí)處理的目的，具有一定的市場(chǎng)潛在價(jià)值。

標(biāo)簽： FPGA 語音識(shí)別系統(tǒng)設(shè)計(jì)

上傳時(shí)間： 2013-05-23

上傳用戶：ABCD_ABCD
基于FPGA的SDI接口的研究與開發(fā).rar

串行數(shù)字接口SDI是目前使用最廣泛的數(shù)字視頻接口。它是遵循SMPTE-259M和EBtJ-Tech-3267標(biāo)準(zhǔn)制定的，己經(jīng)被世界上眾多數(shù)字視頻設(shè)備生產(chǎn)廠家普遍采納并作為標(biāo)準(zhǔn)視頻接口，主要用在非線性編輯系統(tǒng)、視頻服務(wù)器、虛擬演播室以及數(shù)字切換矩陣和數(shù)字光端機(jī)等場(chǎng)合。以往的SDI接口在實(shí)現(xiàn)方法上有成本高、靈活性低等缺點(diǎn)，針對(duì)這些不足，本文在研究串行數(shù)字接口工作原理的基礎(chǔ)上，提出了一種基于FPGA的標(biāo)清串行數(shù)字接口(SD-SDI)的設(shè)計(jì)方案，并使用SOPC Builder構(gòu)成一個(gè)Nios II處理器系統(tǒng)，將SDI接口以IP核形式嵌入到FPGA內(nèi)部，從而提高系統(tǒng)的集成度，使之具有視頻數(shù)據(jù)處理速度快、實(shí)時(shí)性強(qiáng)、性價(jià)比高的特點(diǎn)。具體研究?jī)?nèi)容包括： 1.在分析SDI接口的硬件結(jié)構(gòu)和工作原理的基礎(chǔ)上，提出了串行數(shù)字接口的嵌入式系統(tǒng)設(shè)計(jì)方法，完成了SDI接口卡的FPGA芯片內(nèi)部配置以及驅(qū)動(dòng)電路、均衡電路、電源電路等硬件電路設(shè)計(jì)。 2.采用軟邏輯方法實(shí)現(xiàn)SDI接口的傳輸功能，進(jìn)行了具體的模塊化設(shè)計(jì)與仿真。 3.引入Nios II嵌入式軟核處理器對(duì)數(shù)據(jù)進(jìn)行處理，設(shè)計(jì)了視頻圖像數(shù)據(jù)的采集程序。該傳輸系統(tǒng)以Altera公司的Cyclone II EP2C35F672C8為核心芯片，通過發(fā)送和接收電路的共同作用，能夠完成標(biāo)清數(shù)字視頻信號(hào)的傳輸，初步確立了以SDI接口為數(shù)據(jù)源的視頻信號(hào)傳輸系統(tǒng)的整體模式和框架。

標(biāo)簽： FPGA SDI 接口

上傳時(shí)間： 2013-07-31

上傳用戶：zttztt2005
基于FPGA的PCI總線接口橋接邏輯設(shè)計(jì).rar

隨著信息技術(shù)的發(fā)展，數(shù)字信號(hào)的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用，這些應(yīng)用中對(duì)數(shù)字信號(hào)的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號(hào)傳輸效率低，嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。但是，由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點(diǎn)，常常需要專用的接口芯片作為橋接，為了解決這一系列問題，本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實(shí)現(xiàn)方案，支持PCI突發(fā)訪問方式，突發(fā)長(zhǎng)度為8至128個(gè)雙字長(zhǎng)度，核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8，容量為6000個(gè)邏輯宏單元，速度為-8，編譯后系統(tǒng)速度可以達(dá)到80MHz，取得了良好的效果。基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面，特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個(gè)功能模塊的設(shè)計(jì)方案和硬件電路實(shí)現(xiàn)方法，著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式，采用模塊化的方法設(shè)計(jì)了內(nèi)部控制邏輯，并進(jìn)行了相關(guān)的時(shí)序仿真和邏輯驗(yàn)證，硬件需要軟件的配合才能實(shí)現(xiàn)其功能，因此設(shè)備驅(qū)動(dòng)程序的設(shè)計(jì)是一個(gè)重要部分，論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動(dòng)模式的組成、開發(fā)設(shè)備驅(qū)動(dòng)程序的工具以及開發(fā)系統(tǒng)實(shí)際硬件的設(shè)備驅(qū)動(dòng)程序時(shí)的一些關(guān)鍵技術(shù)。本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù)，對(duì)PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計(jì)。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實(shí)現(xiàn)。

標(biāo)簽： FPGA PCI 總線接口

上傳時(shí)間： 2013-07-24

上傳用戶：ca05991270
基于FPGA的DDS信號(hào)源的設(shè)計(jì).rar

頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點(diǎn)而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號(hào)通過D/A轉(zhuǎn)換形成模擬量形式的信號(hào)的合成技術(shù)。主要是利用高速存儲(chǔ)器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個(gè)典型的DDS系統(tǒng)應(yīng)包括以下三個(gè)部分：相位累加器可以時(shí)鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實(shí)現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào)。現(xiàn)場(chǎng)可編程門陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實(shí)現(xiàn)一個(gè)DDS系統(tǒng)，該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實(shí)現(xiàn)的，使用Altera公司的Cyclone系列FPGA。文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實(shí)現(xiàn)DDS技術(shù)的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識(shí)如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計(jì)的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片，具有高性能、高性價(jià)比，電路結(jié)構(gòu)簡(jiǎn)單等特點(diǎn)；接著對(duì)輸出信號(hào)頻譜進(jìn)行了分析，特別是對(duì)信號(hào)的相位截?cái)嗾`差和幅度量化誤差進(jìn)行了詳細(xì)的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實(shí)物照片和測(cè)試結(jié)果，并對(duì)此作了一定的分析。

標(biāo)簽： FPGA DDS 信號(hào)源

上傳時(shí)間： 2013-07-05

上傳用戶：suxuan110425
IEEE 802.11信道編解碼及交織解交織的FPGA實(shí)現(xiàn)

隨著糾錯(cuò)編碼理論研究的不斷深入，糾錯(cuò)碼的實(shí)際應(yīng)用越來越廣泛。卷積碼作為其中重要的一種，已被大多數(shù)通信系統(tǒng)所采用。(2,1,7)卷積碼是一種短約束長(zhǎng)度最佳碼，編、譯碼器易于實(shí)現(xiàn)，且具有較強(qiáng)的糾錯(cuò)能力。本文研究了IEEE 802.11協(xié)議中(2,1,7)卷積碼編碼、交織解交織及其軟判決高速Viterbi譯碼的實(shí)現(xiàn)問題。首先介紹了IEEE 802.11無線局域網(wǎng)標(biāo)準(zhǔn)及規(guī)范，然后介紹了信道編解碼中卷積碼編碼及Viterbi譯碼算法和FPGA 設(shè)計(jì)方法，接著通過對(duì)(2,1,7)卷積碼特點(diǎn)的具體分析，吸取目前Viterbi譯碼算法和交織解交織算法的優(yōu)點(diǎn)，采取一系列的改進(jìn)措施，基于FPGA實(shí)現(xiàn)了IEEE 802.11信道編解碼及交織和解交織系統(tǒng)。這些改進(jìn)措施包括采用并行FIFO、改進(jìn)的ACS 單元、流水式塊處理結(jié)構(gòu)、改進(jìn)的SMDO方法、雙重交織策略，使得在同樣時(shí)鐘速率下，系統(tǒng)的性能大幅度提高。最后將程序下載到Altera公司的Cyclone 系列的FPGA(型號(hào)EP1C6Q240C8)器件上進(jìn)測(cè)試，并對(duì)測(cè)試結(jié)果作了簡(jiǎn)單分析。

標(biāo)簽： 802.11 IEEE FPGA 信道

上傳時(shí)間： 2013-05-25

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Cyclone，Altera，F(xiàn)(xiàn)PGA，生產(chǎn)(chǎn)

Cyclone，Altera，F(xiàn)(xiàn)PGA，生產(chǎn)(chǎn)