OSD(on screen display)功能，基于Xilinx FPGA，在DM642上實現的
標簽： display screen OSD on
上傳時間： 2017-01-27
上傳用戶：a673761058
如果你是專注於設計,生產,安裝,運作,維護保養影像或是廣播設備,把這是巨大的資源基於你的必須知道的精要
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上傳時間： 2014-01-12
上傳用戶：無聊來刷下
This document gives the code for programming a CC2500 transceiver using Altera Stratix FPGA. The FPGA and CC2500 are connected through SPI mode with the FPGA as the master and CC2500 as the slave.
標簽： programming transceiver document Stratix
上傳時間： 2014-01-15
上傳用戶：wuyuying
信用卡號碼生產器 請大家多看看 能生產個人資料以及卡號
標簽： 信用卡 家
上傳時間： 2014-08-27
上傳用戶：wweqas
SOC中的典型模塊，是SOC必備的模塊，可用于FPGA，嵌入式開發必備代碼。
標簽： SOC 典型 模塊
上傳時間： 2017-09-28
上傳用戶：PresidentHuang
采用CPLD來培植ALTERA公司的CYCLONE系列FPGA，（AS，PS，FAS）可選
標簽： CYCLONE ALTERA CPLD FPGA
上傳時間： 2013-08-27
上傳用戶：it男一枚
卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復雜度和譯碼性能的關鍵因素，在此基礎上設計了采用“串-并”結合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數據采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進行了簡化，以便于用硬件電路方式實現。 2.對ACS運算單元采用了“串-并”結合的運算方式，和全并行的設計相比，在滿足譯碼速度的同時，節約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優化了系統的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設計的復雜度。 4.本文中設計了一個仿真平臺，采用Modelsim仿真器對設計進行了功能仿真，結果完全正確。同時提出了一種在被測設計內部插入監視器的調試方法，巧妙地利用了Matlab算法仿真程序的輸出結果，提高了追蹤錯誤的效率。 5.該設計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結果和Altera設計的Viterbi譯碼器IP核進行了性能比較，比較結果證明本文中設計的Viterbi譯碼器具有很高的工程實用價值。
標簽： Viterbi FPGA 軟判決 譯碼器
上傳時間： 2013-07-23
上傳用戶：葉山豪
嵌入式簡介，是初學嵌入式的好東西，FPGA
標簽： FPGA 嵌入式
上傳時間： 2013-08-12
上傳用戶：pkzz021
很好的幾個FPGA工程，對提高FPGA設計有一定的幫助（注：代碼為Verilog編寫）。
標簽： Verilog FPGA 工程 設計實例
上傳時間： 2013-08-21
上傳用戶：英雄
上傳時間： 2016-02-05
上傳用戶：zhouli
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