介紹了一種基于低壓、寬帶、軌對軌、自偏置CMOS第二代電流傳輸器（CCII）的電流模式積分器電路，能廣泛應(yīng)用于無線通訊、射頻等高頻模擬電路中。通過采用0.18 μm工藝參數(shù)，進(jìn)行Hspice仿真，結(jié)果表明：電流傳輸器電壓跟隨的線性范圍為-1.04～1.15 V，電流跟隨的線性范圍為-9.02～6.66 mA，iX/iZ的-3 dB帶寬為1.6 GHz。輸出信號的幅度以20dB/decade的斜率下降，相位在低于3 MHz的頻段上保持在90°。
上傳時(shí)間： 2014-06-20
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設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動(dòng)2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。
標(biāo)簽： CMOS 增益提高 運(yùn)算 放大器設(shè)計(jì)
上傳時(shí)間： 2014-12-23
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采用微波仿真軟件AWR對電路結(jié)構(gòu)進(jìn)行了優(yōu)化和仿真,結(jié)果顯示,在5～12 GHz頻帶內(nèi),復(fù)合晶體管結(jié)構(gòu)的輸出阻抗值更穩(wěn)定,帶寬得到有效擴(kuò)展,最高增益達(dá)到11 dB,帶內(nèi)波動(dòng)<0.5 dB,在9 GHz工作頻率時(shí),其1 dB壓縮點(diǎn)處的輸出功率為26 dBm。
上傳時(shí)間： 2013-11-04
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本文中所討論的功能塊（SFB41/FB41，SFB42/FB42，SFB43/FB43）僅僅是使用于S7 和C7 的CPU 中的循環(huán)中斷程序中。該功能塊，定期計(jì)算所需要的數(shù)據(jù)，保存在指定的DB 中（背景數(shù)據(jù)塊）。允許多次調(diào)用該功能塊.
上傳時(shí)間： 2013-10-13
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ANALOG INPUT BANDWIDTH is a measure of the frequencyat which the reconstructed output fundamental drops3 dB below its low frequency value for a full scale input. Thetest is performed with fIN equal to 100 kHz plus integer multiplesof fCLK. The input frequency at which the output is −3dB relative to the low frequency input signal is the full powerbandwidth.APERTURE JITTER is the variation in aperture delay fromsample to sample. Aperture jitter shows up as input noise.APERTURE DELAY See Sampling Delay.BOTTOM OFFSET is the difference between the input voltagethat just causes the output code to transition to the firstcode and the negative reference voltage. Bottom Offset isdefined as EOB = VZT–VRB, where VZT is the first code transitioninput voltage and VRB is the lower reference voltage.Note that this is different from the normal Zero Scale Error.CONVERSION LATENCY See PIPELINE DELAY.CONVERSION TIME is the time required for a completemeasurement by an analog-to-digital converter. Since theConversion Time does not include acquisition time, multiplexerset up time, or other elements of a complete conversioncycle, the conversion time may be less than theThroughput Time.DC COMMON-MODE ERROR is a specification which appliesto ADCs with differential inputs. It is the change in theoutput code that occurs when the analog voltages on the twoinputs are changed by an equal amount. It is usually expressed in LSBs.
標(biāo)簽： Converter Defi ADC 轉(zhuǎn)換器
上傳時(shí)間： 2013-11-12
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LNA的功能和指標(biāo)二端口網(wǎng)絡(luò)的噪聲系數(shù)Bipolar LNAMOS LNA非準(zhǔn)靜態(tài)(NQS)模型和柵極感應(yīng)噪聲CMOS最小噪聲系數(shù)和最佳噪聲匹配參考文獻(xiàn)LNA 的功能和指標(biāo)• 第一級有源電路，其噪聲、非線性、匹配等性能對整個(gè)接收機(jī)至關(guān)重要• 主要指標(biāo)– 噪聲系數(shù)(NF)取決于系統(tǒng)要求，可從1 dB 以下到好幾個(gè)dB， NF與工作點(diǎn)有關(guān)– 增益(S21)較大的增益有助于減小后級電路噪聲的影響，但會(huì)引起線性度的惡化– 輸入輸出匹配(S11, S22)決定輸入輸出端的射頻濾波器頻響– 反向隔離(S12)– 線性度(IIP3， P1dB)未經(jīng)濾除的干擾信號可通過互調(diào)(Intermodulation) 等方式使接收質(zhì)量降低
上傳時(shí)間： 2013-11-20
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設(shè)計(jì)了一種用于高速ADC中的全差分套筒式運(yùn)算放大器.從ADC的應(yīng)用指標(biāo)出發(fā),確定了設(shè)計(jì)目標(biāo),利用開關(guān)電容共模反饋、增益增強(qiáng)等技術(shù)實(shí)現(xiàn)了一個(gè)可用于12 bit精度、100 MHz采樣頻率的高速流水線(Pipelined)ADC中的運(yùn)算放大器.基于SMIC 0.13 μm,3.3 V工藝,Spectre仿真結(jié)果表明,該運(yùn)放可以達(dá)到105.8 dB的增益,單位增益帶寬達(dá)到983.6 MHz,而功耗僅為26.2 mW.運(yùn)放在4 ns的時(shí)間內(nèi)可以達(dá)到0.01%的建立精度,滿足系統(tǒng)設(shè)計(jì)要求.
標(biāo)簽： 增益 增強(qiáng)型 運(yùn)算放大器
上傳時(shí)間： 2013-10-16
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虛短和虛斷的概念 由于運(yùn)放的電壓放大倍數(shù)很大，一般通用型運(yùn)算放大器的開環(huán)電壓放大倍數(shù)都在80 dB以上。而運(yùn)放的輸出電壓是有限的，一般在 10 V～14 V。因此運(yùn)放的差模輸入電壓不足1 mV，兩輸入端近似等電位，相當(dāng)于 “短路”。開環(huán)電壓放大倍數(shù)越大，兩輸入端的電位越接近相等。 “虛短”是指在分析運(yùn)算放大器處于線性狀態(tài)時(shí)，可把兩輸入端視為等電位，這一特性稱為虛假短路，簡稱虛短。顯然不能將兩輸入端真正短路。 由于運(yùn)放的差模輸入電阻很大，一般通用型運(yùn)算放大器的輸入電阻都在1MΩ以上。因此流入運(yùn)放輸入端的電流往往不足1uA，遠(yuǎn)小于輸入端外電路的電流。故 通常可把運(yùn)放的兩輸入端視為開路，且輸入電阻越大，兩輸入端越接近開路。“虛斷”是指在分析運(yùn)放處于線性狀態(tài)時(shí)，可以把兩輸入端視為等效開路，這一特性 稱為虛假開路，簡稱虛斷。顯然不能將兩輸入端真正斷路。 在分析運(yùn)放電路工作原理時(shí)，首先請各位暫時(shí)忘掉什么同向放大、反向放大，什么加法器、減法器，什么差動(dòng)輸入……暫時(shí)忘掉那些輸入輸出關(guān)系的公式……這些東東只會(huì)干擾你，讓你更糊涂﹔也請各位暫時(shí)不要理會(huì)輸入偏置電流、共模抑制比、失調(diào)電壓等電路參數(shù)，這是設(shè)計(jì)者要考慮的事情。我們理解的就是理想放大器(其實(shí)在維修中和大多數(shù)設(shè)計(jì)過程中，把實(shí)際放大器當(dāng)做理想放大器來分析也不會(huì)有問題)。
標(biāo)簽： 運(yùn)算放大器 虛斷
上傳時(shí)間： 2013-11-04
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磁芯電感器的諧波失真分析 摘 要：簡述了改進(jìn)鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對諧波測量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產(chǎn)廠家和軟磁鐵氧體生產(chǎn)廠家，在電感器和變壓器產(chǎn)品的總諧波失真指標(biāo)控制上，進(jìn)行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術(shù)上采取了不少有效措施，促進(jìn)了質(zhì)量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術(shù)中就已有嚴(yán)格要求<1>。1978年郵電部公布的標(biāo)準(zhǔn)YD/Z17－78“載波用鐵氧體罐形磁心”中，規(guī)定了高μQ材料制作的無中心柱配對罐形磁心詳細(xì)的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產(chǎn)生的非線性失真。這種相對比較的實(shí)用方法，專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報(bào)、電話設(shè)備的遙測振蕩器和線路放大器系統(tǒng)，其非線性失真有很嚴(yán)格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時(shí)，所配用線圈應(yīng)用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對安裝好后，先調(diào)節(jié)振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發(fā)現(xiàn)諧波失真的測量是一項(xiàng)很精細(xì)的工作，其中測量系統(tǒng)的高、低通濾波器，信號源和放大器本身的三次諧波衰耗控制很嚴(yán)，阻抗必須匹配，薄膜電容器的非線性也有相應(yīng)要求。濾波器的電感全由不帶任何磁介質(zhì)的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對磁心分選的誤判。 為了滿足多路通信整機(jī)的小型化和穩(wěn)定性要求， 必須生產(chǎn)低損耗高穩(wěn)定磁心。上世紀(jì) 70 年代初，1409 所和四機(jī)部、郵電部各廠，從工藝上改變了推板空氣窯燒結(jié)，出窯后經(jīng)真空罐冷卻的落后方式，改用真空爐，并控制燒結(jié)、冷卻氣氛。技術(shù)上采用共沉淀法攻關(guān)試制出了μQ乘積 60 萬和 100 萬的低損耗高穩(wěn)定材料，在此基礎(chǔ)上，還實(shí)現(xiàn)了高μ7000～10000材料的突破，從而大大縮短了與國外企業(yè)的技術(shù)差異。當(dāng)時(shí)正處于通信技術(shù)由FDM（頻率劃分調(diào)制）向PCM（脈沖編碼調(diào)制） 轉(zhuǎn)換時(shí)期， 日本人明石雅夫發(fā)表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優(yōu)鐵氧體材料<3>，其磁滯系數(shù)降為優(yōu)鐵
上傳時(shí)間： 2014-12-24
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根據(jù)汽車發(fā)動(dòng)機(jī)控制芯片的工作環(huán)境，針對常見的溫度失效問題，提出了一種應(yīng)用在發(fā)動(dòng)機(jī)控制芯片中的帶隙基準(zhǔn)電壓源電路。該電路采用0.18 μm CMOS工藝，采用電流型帶隙基準(zhǔn)電壓源結(jié)構(gòu)，具有適應(yīng)低電源電壓、電源抑制比高的特點(diǎn)。同時(shí)還提出一種使用不同溫度系數(shù)的電阻進(jìn)行高階補(bǔ)償?shù)姆椒ǎ瑢?shí)現(xiàn)了較寬溫度范圍內(nèi)的低溫度系數(shù)。仿真結(jié)果表明，該帶隙基準(zhǔn)電路在-50℃~+125℃的溫度范圍內(nèi)，實(shí)現(xiàn)平均輸出電壓誤差僅5.2 ppm/℃，可用于要求極端嚴(yán)格的發(fā)動(dòng)機(jī)溫度環(huán)境。該電路電源共模抑制比最大為99 dB，可以有效緩解由發(fā)動(dòng)機(jī)在不同工況下產(chǎn)生的電源紋波對輸出參考電壓的影響。
標(biāo)簽： 發(fā)動(dòng)機(jī) 溫差 基準(zhǔn)電壓源 環(huán)境
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