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DDR-SDRAM

  • 基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計與實現.rar

    數據采集處理技術是現代信號處理的基礎,廣泛應用于雷達、聲納、軟件無線電、瞬態信號測試等領域。隨著信息科學的飛速發展,人們面臨的信號處理任務越來越繁重,對數據采集處理系統的要求也越來越高。近年來FPGA由于其設計靈活性、更強的適應性及可重構性,結合SDRAM的高速、大容量、價格優勢,在設計高速實時數據采集系統時受到了廣泛的關注。 本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計與實現技術,為需要大容量存儲器的系統設計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構造與工作原理的基礎上,結合成熟的商業化IP核,提出了基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計方案,并從總體設計構想到各邏輯細節實現都進行了詳細描述。根據DDR2-SDRAM的特點,選擇合適的內存調度方案,采用Verilog HDL語言設計實現了該高速實時數據采集系統,并對系統功能進行驗證與分析,結果表明本設計完全能夠滿足系統的性能指標。

    標簽: SDRAM FPGA DDR

    上傳時間: 2013-06-24

    上傳用戶:wangrong

  • 基于FPGA的SDRAM控制器設計及應用.rar

    在國家重大科學工程HIRFL-CSR的CSR控制系統中,需要高速數據獲取和處理系統。該系統通常采用存儲器作為數據緩沖存儲。同步動態隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優勢成為最佳選擇。但是SDRAM卻具有復雜的時序,為了降低成本,所以采用目前很為流行的EDA技術,選擇可編程邏輯器件中廣泛使用的現場可編程門陣列FPGA,使用硬件描述語言VHDL,遵循先進的自頂向下的設計思想實現對SDRAM控制器的設計。 論文引言部分簡單介紹了CSR控制系統,指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標,其次較為詳細介紹了動態存儲器DRAM的基本時序,最后對同步動態隨機存儲器SDRAM進行詳盡論述,包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設計,重點介紹了具體芯片與FPGA設計技術。第五章為該SDRAM控制器在CsR控制系統中的一個經典應用,即同步事例處理器。最后對FPGA技術進行總結與展望。 本論文完整論述了控制器的設計原理和具體實現。從測試的結果來看,本控制器無論從結構上,還是軟硬件上設計均滿足了工程實際要求。

    標簽: SDRAM FPGA 制器設計

    上傳時間: 2013-07-19

    上傳用戶:dct灬fdc

  • sdram.rar

    SDRAM控制器,Verilog源碼。適用SDRAM芯片:三星KM416S1120D,NEC uPD4516161AG5,OKI MSM56V1616,有詳細的說明,可直接使用!

    標簽: sdram

    上傳時間: 2013-07-11

    上傳用戶:nunnzhy

  • sdram讀寫

    sdram讀寫測試,連續向SDRAM寫滿數據(00~FF),然后讀出SDRAM中的數據并通過串口上傳給PC機,波特率9.6KBPS

    標簽: sdram 讀寫

    上傳時間: 2013-06-24

    上傳用戶:tongda

  • SDRAM讀寫控制的實現與Modelsim仿真

    軟件開發環境:ISE 7.1i 硬件開發環境:紅色颶風II代-Xilinx版 1. 本實例用于控制開發板上面的SDRAM完成讀寫功能; 先向SDRAM里面寫數據,然后再將數據讀出來做比較,如果不匹配就通過LED變亮顯示出來,如果一致,LED就不亮。 2. part1目錄是使用Modelsim仿真的工程; 3. part2目錄是在開發版上面驗證的工程; 2.1. part1_32目錄是4m32SDRAM的仿真工程; 2.2. part1_16目錄是4m16SDRAM的仿真工程; \model文件夾里面是仿真模型; \rtl文件夾里面是源文件; \sim文件夾里面是仿真工程; \test_bench文件夾里面是測試文件; \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調試下載文件。

    標簽: Modelsim SDRAM 讀寫 控制

    上傳時間: 2013-04-24

    上傳用戶:ZJX5201314

  • 基于FPGA的SDRAM控制器設計及應用

    在國家重大科學工程HIRFL-CSR的CSR控制系統中,需要高速數據獲取和處理系統。該系統通常采用存儲器作為數據緩沖存儲。同步動態隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優勢成為最佳選擇。但是SDRAM卻具有復雜的時序,為了降低成本,所以采用目前很為流行的EDA技術,選擇可編程邏輯器件中廣泛使用的現場可編程門陣列FPGA,使用硬件描述語言VHDL,遵循先進的自頂向下的設計思想實現對SDRAM控制器的設計。 論文引言部分簡單介紹了CSR控制系統,指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標,其次較為詳細介紹了動態存儲器DRAM的基本時序,最后對同步動態隨機存儲器SDRAM進行詳盡論述,包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設計,重點介紹了具體芯片與FPGA設計技術。第五章為該SDRAM控制器在CsR控制系統中的一個經典應用,即同步事例處理器。最后對FPGA技術進行總結與展望。 本論文完整論述了控制器的設計原理和具體實現。從測試的結果來看,本控制器無論從結構上,還是軟硬件上設計均滿足了工程實際要求。

    標簽: SDRAM FPGA 制器設計

    上傳時間: 2013-07-11

    上傳用戶:hasan2015

  • SDRAM 控制器

    基于FPGA對sdram控制器的設計VERILOG語言

    標簽: SDRAM 控制器

    上傳時間: 2013-06-15

    上傳用戶:lguotao

  • ALLEGRO 約束規則設置步驟(以DDR 為例)

    ALLEGRO 約束規則設置步驟(以DDR 為例)

    標簽: ALLEGRO DDR

    上傳時間: 2013-06-28

    上傳用戶:515414293

  • 使用Verilog實現基于FPGA的SDRAM控制器

    使用Verilog實現基于FPGA的SDRAM控制器

    標簽: Verilog SDRAM FPGA 控制器

    上傳時間: 2013-08-08

    上傳用戶:litianchu

  • verilog代碼讀寫SDRAM 不帶仿真

    verilog 代碼,讀寫SDRAM 不帶仿真,需要自己編寫測試文件

    標簽: verilog SDRAM 代碼 讀寫

    上傳時間: 2013-08-13

    上傳用戶:zh_901

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