Hyperlynx仿真應(yīng)用:阻抗匹配.下面以一個(gè)電路設(shè)計(jì)為例，簡(jiǎn)單介紹一下PCB仿真軟件在設(shè)計(jì)中的使用。下面是一個(gè)DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計(jì))，其中DRAm作為DSP的擴(kuò)展Memory(64位寬度，低8bit還經(jīng)過(guò)3245接到FLASH和其它芯片)，DRAm時(shí)鐘頻率133M。因?yàn)轭l率較高，設(shè)計(jì)過(guò)程中我們需要考慮DRAm的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網(wǎng)站下載各器件IBIS模型。然后打開(kāi)Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗(yàn)證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開(kāi)始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。左鍵點(diǎn)芯片管腳處的標(biāo)志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對(duì)應(yīng)管腳。 3http://bbs.elecfans.com/ 電子技術(shù)論壇 http://www.elecfans.com 電子發(fā)燒友點(diǎn)OK后退到“ASSIGN Models”界面。選管腳為“Output”類(lèi)型。這樣，一樣管腳的配置就完成了。同樣將DRAm的數(shù)據(jù)線對(duì)應(yīng)管腳和3245的對(duì)應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，DRAm輸入)。下面我們開(kāi)始建立傳輸線模型。左鍵點(diǎn)DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因?yàn)槲覀兪褂盟膶影?，在表層走線，所以要選用“Microstrip”，然后點(diǎn)“Value”進(jìn)行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長(zhǎng)度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒(méi)有加阻抗匹配的仿真模型(PCB最遠(yuǎn)直線間距1.4inch，對(duì)線長(zhǎng)為1.7inch)?，F(xiàn)在模型就建立好了。仿真及分析下面我們就要為各點(diǎn)加示波器探頭了，按照下圖紅線所示路徑為各測(cè)試點(diǎn)增加探頭：為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因?yàn)闀r(shí)鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對(duì)應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：之后按照芯片手冊(cè)制作眼圖模板。因?yàn)槲覀冏铌P(guān)心的是接收端(DRAm)信號(hào)，所以模板也按照DRAm芯片HY57V283220手冊(cè)的輸入需求設(shè)計(jì)。芯片手冊(cè)中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAm芯片的一個(gè)NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(hào)(不長(zhǎng)于3ns)：按下邊紅線路徑配置眼圖模板：低8位數(shù)據(jù)線沒(méi)有串阻可以滿足設(shè)計(jì)要求，而其他的56位都是一對(duì)一，經(jīng)過(guò)仿真沒(méi)有串阻也能通過(guò)。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計(jì)要求，但有一點(diǎn)需注意，就是寫(xiě)數(shù)據(jù)時(shí)因?yàn)榇嬖诨貨_，DRAm接收高電平在位中間會(huì)回沖到2V。因此會(huì)導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過(guò)程中發(fā)現(xiàn)寫(xiě)RAM會(huì)出錯(cuò)，還需要改版加串阻。
上傳時(shí)間： 2013-12-17
上傳用戶：debuchangshi
uCLinux默認(rèn)的根文件系統(tǒng)是romfs，由于romfs是一個(gè)只讀的文件系統(tǒng)，當(dāng)你的嵌入式設(shè)備動(dòng)態(tài)的修改了一些文件，它無(wú)法保存。JFFS而可以動(dòng)態(tài)的把DRAm中的數(shù)據(jù)燒入Flash中，此文件是實(shí)現(xiàn)他的一個(gè)MTD文件
標(biāo)簽： uCLinux romfs 根文件系統(tǒng)
上傳時(shí)間： 2013-12-24
上傳用戶：tedo811
FPGA內(nèi)嵌的BRAM資源很少，此代碼為DRAm代碼風(fēng)格，可以極大程度上減少FPGA內(nèi)嵌資源的消耗。txt文檔中含源代碼，直接粘成vhdl即可
標(biāo)簽： FPGA BRAM 內(nèi)嵌 資源
上傳時(shí)間： 2015-11-29
上傳用戶：asddsd
通過(guò)環(huán)路串口判斷串行通信電平轉(zhuǎn)換芯片功能是否正常，并通過(guò)讀寫(xiě)DRAm 判斷硬件。
上傳時(shí)間： 2014-01-16
上傳用戶：frank1234
The main MIPS processor of SMP8630 comes with a JTAG interface, allowing: access to caches and data bus (DRAm) with a bandwidth of about 200kbit/s examining the processor state whatever the execution mode (monice) connecting to monice using mdi-server and using a gdb client on the processor to step and break accurately whatever the execution mode running semi-hosted applications fl ash write tool memory testing (MT command) real-time traces: has not been built in CPU (Config3_TL=0) and only supported by MajicPLUS probes (maybe built into emulator?)
標(biāo)簽： interface processor allowing access
上傳時(shí)間： 2013-12-19
上傳用戶：youke111
管腳號(hào) 管腳名稱 LEVER 管腳功能描述 1 VSS 0V 電源地 2 VDD 5.0V 電源電壓 3 VEE 5.0V~(-13V) 液晶顯示器驅(qū)動(dòng)電壓 4 D/I H/L D/I=“H”,表示DB7~DB0為顯示數(shù)據(jù) D/I=“L”,表示DB7~DB0為顯示指令數(shù)據(jù) 5 R/W H/L R/W=“H”,E=“H”,數(shù)據(jù)被讀到DB7~DB0 R/W=“L”,E=“H→L”, DB7~DB0的數(shù)據(jù)被寫(xiě)到IR或DR 6 E H/L 使能信號(hào)：R/W=“L”,E信號(hào)下降沿鎖存DB7~DB0 R/W=“H”,E=“H” DRAm數(shù)據(jù)讀到DB7~DB0 7 DB0 H/L 數(shù)據(jù)線 8 DB1 H/L 數(shù)據(jù)線 9 DB2 H/L 數(shù)據(jù)線 10 DB3 H/L 數(shù)據(jù)線 11 DB4 H/L 數(shù)據(jù)線 12 DB5 H/L 數(shù)據(jù)線 13 DB6 H/L 數(shù)據(jù)線 14 DB7 H/L 數(shù)據(jù)線 15 CS1 L （19264A) 選擇IC1,即（左）64列 16 RESET L 復(fù)位控制信號(hào)，RST=0有效 17 CS2 L （19264A) 選擇IC2,即（中）64列 18 CS3 L （19264A) 選擇IC3,即（右）64列 19 V0 -9V Negative Voltage for LCD driving 20 LED+ +5.0V The LED supply
上傳時(shí)間： 2014-01-01
上傳用戶：541657925
1．在訂單數(shù)據(jù)庫(kù)orderDB中，完成如下的查詢： （1）用子查詢查詢員工“張小娟”所做的訂單信息。 （2）查詢沒(méi)有訂購(gòu)商品的且在北京地區(qū)的客戶編號(hào)，客戶名稱和郵政編碼，并按郵政編碼降序排序。 （3）查詢訂購(gòu)了“32M DRAm”商品的訂單編號(hào)，訂貨數(shù)量和訂貨單價(jià)。 （4）查詢與員工編號(hào)“E2008005”在同一個(gè)部門(mén)的員工編號(hào)，姓名，性別，所屬部門(mén)。 （5）查詢既訂購(gòu)了P20050001商品，又訂購(gòu)了P20070002商品的客戶編號(hào)，訂單編號(hào)和訂單金額 （6）查詢沒(méi)有訂購(gòu)“52倍速光驅(qū)”或“17寸顯示器”的客戶編號(hào)，客戶名稱。 （7）查詢訂單金額最高的訂單編號(hào)，客戶姓名，銷(xiāo)售員名稱和相應(yīng)的訂單金額。 （8）查詢訂購(gòu)了“52倍速光驅(qū)”商品的訂購(gòu)數(shù)量，訂購(gòu)平均價(jià)和訂購(gòu)總金額。 （9）查詢訂購(gòu)了“52倍速光驅(qū)”商品且訂貨數(shù)量界于2~4之間的訂單編號(hào)，訂貨數(shù)量和訂貨金額。 （10）在訂單主表中查詢每個(gè)業(yè)務(wù)員的訂單數(shù)量 （11）統(tǒng)計(jì)在業(yè)務(wù)科工作且在1973年或1967年出生的員工人數(shù)和平均工資。 （12）在訂單明細(xì)表中統(tǒng)計(jì)每種商品的銷(xiāo)售數(shù)量和金額，并按銷(xiāo)售金額的升序排序輸出。 （13）統(tǒng)計(jì)客戶號(hào)為“C20050001”的客戶的訂單數(shù)，訂貨總額和平均訂貨金額 （14）統(tǒng)計(jì)每個(gè)客戶的訂單數(shù)，訂貨總額和平均訂貨金額。 （15）查詢訂單中至少包含3種（含3種）以上商品的訂單編號(hào)及訂購(gòu)次數(shù)，且訂購(gòu)的商品數(shù)量在3件（含3件）以上。
標(biāo)簽： 數(shù)據(jù)庫(kù) 實(shí)驗(yàn)
上傳時(shí)間： 2019-05-24
上傳用戶：kk開(kāi)開(kāi)
基于FPGA設(shè)計(jì)的sDRAm讀寫(xiě)測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，DRAm選用海力士公司的 HY57V2562 型號(hào),容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數(shù)據(jù)寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號(hào)都是時(shí)鐘信號(hào)。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sDRAm_clk, //sDRAm clockoutput sDRAm_cke, //sDRAm clock enableoutput sDRAm_cs_n, //sDRAm chip selectoutput sDRAm_we_n, //sDRAm write enableoutput sDRAm_cas_n, //sDRAm column address strobeoutput sDRAm_ras_n, //sDRAm row address strobeoutput[1:0] sDRAm_dqm, //sDRAm data enable output[1:0] sDRAm_ba, //sDRAm bank addressoutput[12:0] sDRAm_addr, //sDRAm addressinout[15:0] sDRAm_dq //sDRAm data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標(biāo)簽： fpga sDRAm verilog quartus
上傳時(shí)間： 2021-12-18
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1. Scope ......................................................................................................................................................................... 12. DDR4 SDRAm Package Pinout and Addressing ....................................................................................................... 22.1 DDR4 SDRAm Row for X4,X8 and X16 ................................................................................................................22.2 DDR4 SDRAm Ball Pitch........................................................................................................................................22.3 DDR4 SDRAm Columns for X4,X8 and X16 ..........................................................................................................22.4 DDR4 SDRAm X4/8 Ballout using MO-207......................................................................................................... 22.5 DDR4 SDRAm X16 Ballout using MO-207.............................................................................................................32.6 Pinout Description ..................................................................................................................................................52.7 DDR4 SDRAm Addressing.....................................................................................................................................73. Functional Description ...............................................................................................................................................83.1 Simplified State Diagram ....................................................................................................................................83.2 Basic Functionality..................................................................................................................................................93.3 RESET and Initialization Procedure .....................................................................................................................103.3.1 Power-up Initialization Sequence .............................................................................................................103.3.2 Reset Initialization with Stable Power ......................................................................................................113.4 Register Definition ................................................................................................................................................123.4.1 Programming the mode registers .............................................................................................................123.5 Mode Register ......................................................................................................................................................134. DDR4 SDRAm Command Description and Operation ............................................................................................. 244.1 Command Truth Table ..........................................................................................................................................244.2 CKE Truth Table ...................................................................................................................................................254.3 Burst Length, Type and Order ..............................................................................................................................264.3.1 BL8 Burst order with CRC Enabled .........................................................................................................264.4 DLL-off Mode & DLL on/off Switching procedure ................................................................................................274.4.1 DLL on/off switching procedure ...............................................................................................................274.4.2 DLL “on” to DLL “off” Procedure ..............................................................................................................274.4.3 DLL “off” to DLL “on” Procedure ..............................................................................................................284.5 DLL-off Mode........................................................................................................................................................294.6 Input Clock Frequency Change ............................................................................................................................304.7 Write Leveling.......................................................................................................................................................314.7.1 DRAm setting for write leveling & DRAm termination function in that mode ............................................324.7.2 Procedure Description .............................................................................................................................334.7.3 Write Leveling Mode Exit .........................................................................................................................34
標(biāo)簽： DDR4
上傳時(shí)間： 2022-01-09
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[AN225301]使用Excelon LP SPI F-RAM低功耗模式進(jìn)行設(shè)計(jì)鐵電隨機(jī)存儲(chǔ)器（F-RAM），相對(duì)于其它類(lèi)型的半導(dǎo)體技術(shù)而言，鐵電隨機(jī)存儲(chǔ)器（F-RAM）具有一些獨(dú)一無(wú)二的特性。已經(jīng)確定的半導(dǎo)體存儲(chǔ)器可以分為兩類(lèi)：易失性和非易失性。易失性存儲(chǔ)器包括靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAm）以及其他類(lèi)型存儲(chǔ)器。RAM類(lèi)型存儲(chǔ)器易于使用，高性能，但它們有著共同的弱點(diǎn)：在掉電的情況下會(huì)失去所保存的數(shù)據(jù)。
標(biāo)簽： 鐵電隨機(jī)存儲(chǔ)器 F-RAM
上傳時(shí)間： 2022-06-25
上傳用戶：20125101110
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