基于FPGA設計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明 DR - 免費下載
技術資料資源
文件大小：5211 K
?? 資源詳細信息
?? 溫馨提示：本資源由用戶 lostxc 上傳分享，僅供學習交流使用。如有侵權，請聯系我們刪除。
資源簡介
基于FPGA設計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的
TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。
timescale 1ps/1ps
module top
(
input clk,
input rst_n,
output[1:0] led,
output sdram_clk, //sdram clock
output sdram_cke, //sdram clock enable
output sdram_cs_n, //sdram chip select
output sdram_we_n, //sdram write enable
output sdram_cas_n, //sdram column address strobe
output sdram_ras_n, //sdram row address strobe
output[1:0] sdram_dqm, //sdram data enable
output[1:0] sdram_ba, //sdram bank address
output[12:0] sdram_addr, //sdram address
inout[15:0] sdram_dq //sdram data
);
parameter MEM_DATA_BITS = 16 ; //external memory user interface data width
parameter ADDR_BITS = 24 ; //external memory user interface address width
parameter BUSRT_BITS = 10 ; //external memory user interface burst width
parameter BURST_SIZE = 128 ; //burst size
wire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clock
wire wr_burst_finish; // from external memory controller,burst write finish
立即下載此資源
提示：下載后請用壓縮軟件解壓，推薦使用 WinRAR 或 7-Zip
資源說明
下載說明
- 下載需消耗 2積分
- 24小時內重復下載不扣分
- 支持斷點續傳
- 資源永久有效
使用說明
- 下載后用解壓軟件解壓
- 推薦 WinRAR 或 7-Zip
- 如有密碼請查看說明
- 解壓后即可使用
積分獲取
- 上傳資源獲得積分
- 每日簽到免費領取
- 邀請好友注冊獎勵
- 查看詳情 →