· 摘要： 數(shù)字信號(hào)處理(DSP)具有并行的硬件乘法器、流水線結(jié)構(gòu)以及快速的片內(nèi)存儲(chǔ)器等資源,其技術(shù)廣泛地應(yīng)用于數(shù)字信號(hào)處理的各個(gè)領(lǐng)域.介紹了IIR數(shù)字濾波器的原理,利用MATLAB軟件生成濾波器的輸入數(shù)據(jù)和系數(shù),進(jìn)行相應(yīng)的數(shù)據(jù)壓縮處理,并生成仿真波形,最后給出了用DSP語言實(shí)現(xiàn)IIR數(shù)字濾波器的仿真結(jié)果,同時(shí)對(duì)仿真結(jié)果進(jìn)行了分析、比較,確保了輸出波形的精確度. &n
標(biāo)簽： IIR DSP 數(shù)字 濾波器設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：ykykpb
·摘要： 針對(duì)電力質(zhì)量分析儀中的信號(hào)數(shù)字濾波處理部分,基于TMS320VC5402芯片的數(shù)字信號(hào)處理功能,采用窗函數(shù)法,借助MATLAB程序設(shè)計(jì)語言,設(shè)計(jì)了FIR數(shù)字濾波器,應(yīng)用DSP匯編語言編程實(shí)現(xiàn)了該濾波器.實(shí)踐證明,該濾波器準(zhǔn)確度高、穩(wěn)定性好,易于移植使用,具有較強(qiáng)的實(shí)用性與靈活性.
標(biāo)簽： FIR DSP 數(shù)字濾波器
上傳時(shí)間： 2013-05-31
上傳用戶：eddy77
· 摘要： 簡要描述CCSLink的基本概念及其3個(gè)組件;用有限沖擊響應(yīng)FIR濾波程序作為實(shí)際例子,簡要討論基于MATLAB的DSP程序調(diào)試方法,介紹CCS IDE連接對(duì)象和嵌入式對(duì)象建立的步驟和方法.在這個(gè)過程中體現(xiàn)了基于MATLAB調(diào)試DSP程序的便利.
標(biāo)簽： CCSLink DSP 程序調(diào)試 中的應(yīng)用
上傳時(shí)間： 2013-04-24
上傳用戶：AbuGe
傳統(tǒng)的人工耳蝸語音處理器采用ASIC設(shè)計(jì)，投入成本高，可移植性差，設(shè)計(jì)了一種基于TMS320VC5509A的人工耳蝸語音處理器。該處理器采用雙麥克風(fēng)接受語音信號(hào)，實(shí)現(xiàn)了語音信號(hào)的自適應(yīng)噪聲消除和CIS （Continuous Interleaved Sampling） 方案。同一段語音由DSP采樣處理得到的刺激脈沖與MATLAB采樣處理的結(jié)果基本相同。實(shí)驗(yàn)結(jié)果表明，基于DSP的人工耳蝸語音處理器能實(shí)現(xiàn)語音信號(hào)中噪聲的消除并得到良好的刺激脈沖。
上傳時(shí)間： 2013-10-22
上傳用戶：23333
針對(duì)使用硬件描述語言進(jìn)行設(shè)計(jì)存在的問題，提出一種基于FPGA并采用DSP Builder作為設(shè)計(jì)工具的數(shù)字信號(hào)處理器設(shè)計(jì)方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個(gè)12階FIR 低通數(shù)字濾波器，通過Quartus 時(shí)序仿真及嵌入式邏輯分析儀SignalTapⅡ硬件測(cè)試對(duì)設(shè)計(jì)進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計(jì)的FIR 濾波器功能正確，性能良好。 Abstract: Aiming at the problems in designing DSP using HDL，a method of designing DSP based on FPGA which using DSP Builder as designed tool is pointed out.A 12-order low-pass FIR digital filter was designed according to the process of Matlab/Simulink/DSP Builder/QuartusⅡ, and the design was verified by the timing simulation based on QuartusⅡand practical test based on SignalTapⅡ. The result shows the designed filter is correct in function and good in performance.
標(biāo)簽： Builder FPGA DSP 數(shù)字信號(hào)處理器
上傳時(shí)間： 2013-11-17
上傳用戶：lo25643
為提高聚光光伏發(fā)電的太陽能利用率，提出了一種環(huán)形軌道式光伏發(fā)電雙軸跟蹤系統(tǒng)的設(shè)計(jì)方案。系統(tǒng)采用DSP控制伺服電機(jī)的方法，利用空間電壓矢量脈寬調(diào)制(SVPWM)技術(shù)，形成了閉環(huán)的位置伺服控制。通過MATLAB／SIMULINK進(jìn)行了速度環(huán)仿真，結(jié)果表明該系統(tǒng)運(yùn)行穩(wěn)定，具有較好的靜態(tài)和動(dòng)態(tài)特性。
標(biāo)簽： DSP 聚光光伏 發(fā)電 自動(dòng)跟蹤系統(tǒng)
上傳時(shí)間： 2013-10-10
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電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2014-12-28
上傳用戶：18888888888
提出了一種基于TI公司TMS320C6713 DSP和移頻法抑制聲反饋的有效方法。該方法采用能與之無縫連接的TLV320AIC23 Codec芯片作為語音采集和回放工具，然后基于在Matlab進(jìn)行仿真達(dá)到抑制嘯叫相當(dāng)理想的基礎(chǔ)上完成了在DSP上的實(shí)時(shí)實(shí)現(xiàn)。最后，采用主觀法和客觀法評(píng)估了輸出語音的質(zhì)量。結(jié)果表明，該方法能有效抑制再生混響干擾，明顯提高了擴(kuò)聲增益，且顯著改善了頻響特性和聲音清晰度。
上傳時(shí)間： 2013-10-16
上傳用戶：chenlong
為了實(shí)現(xiàn)快速準(zhǔn)確地觀測(cè)電機(jī)轉(zhuǎn)速，在直接轉(zhuǎn)矩控制系統(tǒng)的基礎(chǔ)上，采用了基于電機(jī)轉(zhuǎn)子磁鏈的MRAS速度辨識(shí)方法對(duì)系統(tǒng)進(jìn)行速度估計(jì)，并通過DSP實(shí)現(xiàn)無速度傳感器的直接轉(zhuǎn)矩控制。利用Matlab對(duì)系統(tǒng)進(jìn)行仿真分析，仿真結(jié)果表明，該方案的設(shè)計(jì)方法正確可行。
標(biāo)簽： DSP 速度傳感器 控制 系統(tǒng)研究
上傳時(shí)間： 2013-11-17
上傳用戶：xjz632
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2015-01-01
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