PCB LAYOUT 基本規(guī)範(fàn)項次 項目 備註1 一般PCB 過板方向定義： PCB 在SMT 生產(chǎn)方向為短邊過迴焊爐(Reflow), PCB 長邊為SMT 輸送帶夾持邊. PCB 在DIP 生產(chǎn)方向為I/O Port 朝前過波焊爐(Wave Solder), PCB 與I/O 垂直的兩邊為DIP 輸送帶夾持邊.1.1 金手指過板方向定義： SMT: 金手指邊與SMT 輸送帶夾持邊垂直. DIP: 金手指邊與DIP 輸送帶夾持邊一致.2 SMD 零件文字框外緣距SMT 輸送帶夾持邊L1 需≧150 mil. SMD 及DIP 零件文字框外緣距板邊L2 需≧100 mil.3 PCB I/O port 板邊的螺絲孔(精靈孔)PAD 至PCB 板邊, 不得有SMD 或DIP 零件(如右圖黃色區(qū)).PAD
上傳時間： 2013-11-06
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This document provides practical, common guidelines for incorporating PCI Express interconnect layouts onto Printed Circuit Boards (PCB) ranging from 4-layer desktop baseboard designs to 10- layer or more server baseboard designs. Guidelines and constraints in this document are intended for use on both baseboard and add-in card PCB designs. This includes interconnects between PCI Express devices located on the same baseboard (chip-to-chip routing) and interconnects between a PCI Express device located “down” on the baseboard and a device located “up” on an add-in card attached through a connector. This document is intended to cover all major components of the physical interconnect including design guidelines for the PCB traces, vias and AC coupling capacitors, as well as add-in card edge-finger and connector considerations. The intent of the guidelines and examples is to help ensure that good high-speed signal design practices are used and that the timing/jitter and loss/attenuation budgets can also be met from end-to-end across the PCI Express interconnect. However, while general physical guidelines and suggestions are given, they may not necessarily guarantee adequate performance of the interconnect for all layouts and implementations. Therefore, designers should consider modeling and simulation of the interconnect in order to ensure compliance to all applicable specifications. The document is composed of two main sections. The first section provides an overview of general topology and interconnect guidelines. The second section concentrates on physical layout constraints where bulleted items at the beginning of a topic highlight important constraints, while the narrative that follows offers additional insight.
標(biāo)簽： pci PCB 設(shè)計規(guī)范
上傳時間： 2014-01-24
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PCB布線對PCB的電磁兼容性影響很大，為了使PCB上的電路正常工作，應(yīng)根據(jù)本文所述的約束條件來優(yōu)化布線以及元器件/接頭和某些IC所用去耦電路的布局PCB材料的選擇通過合理選擇PCB的材料和印刷線路的布線路徑，可以做出對其它線路耦合低的傳輸線。當(dāng)傳輸線導(dǎo)體間的距離d小于同其它相鄰導(dǎo)體間的距離時，就能做到更低的耦合，或者更小的串?dāng)_（見《電子工程專輯》2000 年第1 期"應(yīng)用指南"）。設(shè)計之前，可根據(jù)下列條件選擇最經(jīng)濟(jì)的PCB形式：對EMC的要求·印制板的密集程度·組裝與生產(chǎn)的能力·CAD 系統(tǒng)能力·設(shè)計成本·PCB的數(shù)量·電磁屏蔽的成本當(dāng)采用非屏蔽外殼產(chǎn)品結(jié)構(gòu)時，尤其要注意產(chǎn)品的整體成本/元器件封裝/管腳樣式、PCB形式、電磁場屏蔽、構(gòu)造和組裝），在許多情況下，選好合適的PCB形式可以不必在塑膠外殼里加入金屬屏蔽盒。
標(biāo)簽： pcb 電磁兼容設(shè)計
上傳時間： 2015-01-02
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華為pcb布線規(guī)范
上傳時間： 2013-11-04
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PCB專業(yè)術(shù)語詞典
上傳時間： 2013-11-16
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隨著現(xiàn)代電子科技的發(fā)展, 大規(guī)模集成電路迅速普及，芯片逐漸向高速化和集成化方向發(fā)展, 其體積越來越小，頻率越來越高，電磁輻射隨其頻率的升高成平方倍增長，使得各種電子設(shè)備系統(tǒng)內(nèi)外的電磁環(huán)境愈加復(fù)雜,對PCB 設(shè)計中的電磁兼容技術(shù)要求更高。PCB 電磁兼容設(shè)計是否合理直接影響設(shè)備的技術(shù)指標(biāo)，影響整個設(shè)備的抗干擾性能，直接關(guān)系到整個系統(tǒng)的可靠性和穩(wěn)定性。
標(biāo)簽： PCB 電磁輻射 實驗 技術(shù)研究
上傳時間： 2013-10-21
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PCB電子書刊12期.pdf
上傳時間： 2013-10-10
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pcb Layout 設(shè)計從基礎(chǔ)到實踐多媒體教程
上傳時間： 2013-11-09
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PCB板各個層的含義.pdf
標(biāo)簽： PCB
上傳時間： 2013-11-12
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PCB LAYOUT技術(shù)大全---初學(xué)者必看！ PROTEL相關(guān)疑問 1.原理圖常見錯誤： （1）ERC報告管腳沒有接入信號： a. 創(chuàng)建封裝時給管腳定義了I/O屬性; b.創(chuàng)建元件或放置元件時修改了不一致的grid屬性,管腳與線沒有連上; c. 創(chuàng)建元件時pin方向反向,必須非pin name端連線。 （2）元件跑到圖紙界外：沒有在元件庫圖表紙中心創(chuàng)建元件。 （3）創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb：生成netlist時沒有選擇為global。 （4）當(dāng)使用自己創(chuàng)建的多部分組成的元件時,千萬不要使用annotate. 2.PCB中常見錯誤： （1）網(wǎng)絡(luò)載入時報告NODE沒有找到： a. 原理圖中的元件使用了pcb庫中沒有的封裝; b. 原理圖中的元件使用了pcb庫中名稱不一致的封裝; c. 原理圖中的元件使用了pcb庫中pin number不一致的封裝。如三極管：sch中pin number 為e,b,c, 而pcb中為1,2,3。
上傳時間： 2013-10-20
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