SHA (Secure Hash Algorithm，譯作安全散列算法) 是美國國家安全局 (NSA) 設計，美國國家標準與技術研究院 (NIST) 發布的一系列密碼散列函數。正式名稱為 SHA 的家族第一個成員發布于 1993年。然而現在的人們給它取了一個非正式的名稱 SHA-0 以避免與它的后繼者混淆。兩年之后， SHA-1，第一個 SHA 的后繼者發布了。 另外還有四種變體，曾經發布以提升輸出的范圍和變更一些細微設計: SHA-224, SHA-256, SHA-384 和 SHA-512 (這些有時候也被稱做 SHA-2)。
上傳時間： 2014-03-02
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包括des和mds算法描述，ECC加密算法入門介紹，密碼知識
上傳時間： 2017-07-19
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Sha256 Algorithm. The SHA hash functions are a set of cryptographic hash functions designed by the National Security Agency (NSA) and published by the NIST as a U.S. Federal Information Processing Standard. SHA stands for Secure Hash Algorithm
標簽： functions hash cryptographic Algorithm
上傳時間： 2014-11-09
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This document describes the use of the CRYPTO acceleration module of the EFM32 Gemstones, including support for ECC, SHA, AES block ciphers, and authenticated encryption algorithms.
標簽： crypto dongle
上傳時間： 2016-12-28
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JESD DDR SpecDDR5 SDRAM的主要特性是芯片容量，而不僅僅是更高的性能和更低的功耗。DDR5預計將帶來4266至6400 MT / s的I / O速度，電源電壓降至1.1 V，允許的波動范圍為3%（即±0.033V）。每個模塊使用兩個獨立的32/40位通道（不使用/或使用ECC）。此外，DDR5將具有改進的命令總線效率（因為通道將具有其自己的7位地址（添加）/命令（Cmd）總線），更好的刷新方案以及增加的存儲體組以獲得額外的性能
上傳時間： 2022-02-02
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STM32L053C8T6數據手冊Features ? Ultra-low-power platform – 1.65 V to 3.6 V power supply – -40 to 125 °C temperature range – 0.27 μA Standby mode (2 wakeup pins) – 0.4 μA Stop mode (16 wakeup lines) – 0.8 μA Stop mode + RTC + 8 KB RAM retention – 139 μA/MHz Run mode at 32 MHz – 3.5 μs wakeup time (from RAM) – 5 μs wakeup time (from Flash) ? Core: ARM? 32-bit Cortex?-M0+ with MPU – From 32 kHz up to 32 MHz max. – 0.95 DMIPS/MHz ? Reset and supply management – Ultra-safe, low-power BOR (brownout reset) with 5 selectable thresholds – Ultralow power POR/PDR – Programmable voltage detector (PVD) ? Clock sources – 1 to 25 MHz crystal oscillator – 32 kHz oscillator for RTC with calibration – High speed internal 16 MHz factory-trimmed RC (+/- 1%) – Internal low-power 37 kHz RC – Internal multispeed low-power 65 kHz to 4.2 MHz RC – PLL for CPU clock ? Pre-programmed bootloader – USART, SPI supported ? Development support – Serial wire debug supported ? Up to 51 fast I/Os (45 I/Os 5V tolerant) ? Memories – Up to 64 KB Flash with ECC – 8KB RAM – 2 KB of data EEPROM with ECC – 20-byte backup register
標簽： stm32l053c8t6
上傳時間： 2022-02-06
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ContentsMIPI是什么？o D-PHY物理層特點?МIРI 的數據傳送oDSI&CSI應用MIPI：手機產業處理界面MIPI協議是手機行業的領導者倡導一個開放的移動接口標準MIPI Spec：DCS-顯示命令接口DBI-顯示總線接口DPI-顯示像素接口DSI一顯示串行接口CSI一顯示攝像接口D-PHY物理層MIPI特點低功耗模式·動態調整到低功耗模式、高速傳送模式和低信號擺幅模式。高速模式每通道可以傳送500-1000Mbps低成本物理層EMI（抗輻射）數據包報頭（4 bytes）數據標識符（DI*1byte：包含虛擬數據通道[7：6]和數據類型[5：0].，數據包*2byte：要傳送的數據，長度固定兩個字節。誤差校正碼（ECC）"1byte：可以把兩個位的錯誤糾正例程數據包報頭（4 bytes）數據標識符（Di）*1byte：包含虛擬數據通道[7：6]和數據類型[5：0].字數（WC）*2byte：傳送數據的長度，固定為兩個字節錯誤校驗碼（ECC）*1byte：可以修復兩個位的錯誤有效傳送數據（0~65535 bytes）最大字節-2^16.數據包頁腳（2 bytes）：校驗如果數據包的有效長度為0，那么校驗位為FFFFh如果校驗碼不能計算，那么校驗碼的值為0000h數據包的長度：e4+（0-65535）+2-6~ 65541 bytesSync Event（H Start，H End，v Start，V End），Data Type =xx 0001（x1h）同步事件是兩個字的數據包（1個字節的指令和一個字節的校驗，因些他們可以精確的表示同步事件的開始和結束.干單個司步開始或同步結束事件的長度和位置在前面的圖中有說明。同步事件的定義如下：Data Type= 00 0001（01h）場同步開始Data Type= 01 0001（11h）場同步結束Data Type= 10 0001（21b）行同步開始.Data Type= 11 0001（31h）行同步結束為了盡可能精確的體理一個同步事件，那么開始標識位必須放在第一位，結束標識位必須放在最后一位，行同步也是一樣。同步事件的開始和結束應該是成對出現的，假如只有一個同步事件（通常是開始），那么這個數據也是可以傳送出去的。
標簽： mipi
上傳時間： 2022-05-08
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橢圓曲線加解密算法的verilog實現，幫助初學者有效理解ECC算法。
標簽： verilog
上傳時間： 2022-05-16
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隨著手機攝像頭和數碼相機性能的提升，增加攝像頭設備到平臺處理器之間的傳輸帶寬變越來越有必要，傳統的DVP接口已經不能適應現在的科技發展。在這樣的大形勢下MIPI聯盟應運而生，它制定了一個通用的標準來規范高性能移動終端的接口，而它的子協議MIPI CSI-2則完美的解決了攝像頭設備與平臺處理器之間高速通信的難題，提供了一種標準化、強大、可靠、低功耗的傳輸方式。MPI CSI-2接口采用差分信號線，確保了高速數據在傳輸時不易受到外界的干擾，而其采用的ECC編碼和CRC編碼則從一定程度上減少了個別錯誤數據對于整體數據的影響，又由于自身處于MIPI大家族協議之中，它自身也很容易兼容應用MIPI家族協議的其他設備。本文詳細的介紹了MIPI CSI-2協議數字部分RTL的實現，模擬部分的實現，以及后續的測試分析。在設計中RTL的設計、糾錯以及模塊的時序分析在Linux平臺上進行。而模擬部分的實現以及整體的動態測試在FPGA平臺上進行。通過這樣的分工可以更全面的發揮兩個平臺的長處，更具體的來說，在Linux階段的設計時充分的利用了modelsim與verdi配合的優勢，從而更好的設計代碼、分析代碼和測試代碼。而在綜合時又利用Design Compile與Prime time充分的對設計做了資源分析和時序分析，保證了設計的質量。而在FPGA階段設計時，充分的利用了FPGA靈活而且可以動態測試的優勢來驗證模塊的正確性，此外在FPGA上還可以使用商用接收端來接收最后產生的MIPI數據，這樣的驗證方法更權威也更有說服力。在設計方法上，在數字部分的RTL設計中充分的應用了模塊化的思想，不僅實現了協議的要求，而且靈活的適應了MIPI CSI-2協議在實際應用時的一些變通的需求。而在模擬部分的物理層設計中則大膽的做了嘗試和創新，成功的在沒有先例參照的情況下自主設計了FPGA下的物理層部分，并且最后成功的被商用接收端驗證。總的來說在整個設計過程中遇到了阻礙和很多難題，但是經過不懈的努力最終克服了技術上的種種困難，最終也獲得了階段性的成果和自身的技術提高。
上傳時間： 2022-05-30
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一． eMMC的概述eMMC (Embedded MultiMedia Card) 為MMC協會所訂立的內嵌式存儲器標準規格，主要是針對手機產品為主。eMMC的一個明顯優勢是在封裝中集成了一個控制器， 它提供標準接口并管理閃存， 使得手機廠商就能專注于產品開發的其它部分，并縮短向市場推出產品的時間。這些特點對于希望通過縮小光刻尺寸和降低成本的NAND供應商來說，具有同樣的重要性。二． eMMC的優點eMMC目前是最當紅的移動設備本地存儲解決方案，目的在于簡化手機存儲器的設計，由于NAND Flash 芯片的不同廠牌包括三星、KingMax、東芝(Toshiba) 或海力士(Hynix) 、美光(Micron) 等，入時，都需要根據每家公司的產品和技術特性來重新設計，過去并沒有哪個技術能夠通用所有廠牌的NAND Flash 芯片。而每次NAND Flash 制程技術改朝換代，包括70 納米演進至50 納米，再演進至40 納米或30 納米制程技術，手機客戶也都要重新設計， 但半導體產品每1 年制程技術都會推陳出新， 存儲器問題也拖累手機新機種推出的速度，因此像eMMC這種把所有存儲器和管理NAND Flash 的控制芯片都包在1 顆MCP上的概念，逐漸風行起來。eMMC的設計概念，就是為了簡化手機內存儲器的使用，將NAND Flash 芯片和控制芯片設計成1 顆MCP芯片，手機客戶只需要采購eMMC芯片，放進新手機中，不需處理其它繁復的NAND Flash 兼容性和管理問題，最大優點是縮短新產品的上市周期和研發成本，加速產品的推陳出新速度。閃存Flash 的制程和技術變化很快，特別是TLC 技術和制程下降到20nm階段后，對Flash 的管理是個巨大挑戰，使用eMMC產品，主芯片廠商和客戶就無需關注Flash 內部的制成和產品變化，只要通過eMMC的標準接口來管理閃存就可以了。這樣可以大大的降低產品開發的難度和加快產品上市時間。eMMC可以很好的解決對MLC 和TLC 的管理， ECC 除錯機制(Error Correcting Code) 、區塊管理(BlockManagement)、平均抹寫儲存區塊技術 (Wear Leveling) 、區塊管理（ Command Managemen）t，低功耗管理等。eMMC核心優點在于生產廠商可節省許多管理NAND Flash 芯片的時間，不必關心NAND Flash 芯片的制程技術演變和產品更新換代，也不必考慮到底是采用哪家的NAND Flash 閃存芯片，如此， eMMC可以加速產品上市的時間，保證產品的穩定性和一致性。
標簽： emmc
上傳時間： 2022-06-20
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