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EEP-ROM

  • 含讀出內(nèi)部光繪ROM的DS18b20的程序

    含讀出內(nèi)部光繪ROM的DS18b20的程序,實際調(diào)試是在MSP430F147上完成

    標簽: ROM 18b b20 DS

    上傳時間: 2014-01-14

    上傳用戶:腳趾頭

  • FS6370 ROM config program

    FS6370 ROM config program

    標簽: program config 6370 ROM

    上傳時間: 2017-09-06

    上傳用戶:小鵬

  • Turbo碼編碼器的Rom宏模塊

    Turbo碼編碼器的Rom宏模塊,此模塊中包含Rom.v文件和存儲交織地址的.mif文件

    標簽: Turbo Rom 編碼器 模塊

    上傳時間: 2014-01-10

    上傳用戶:kr770906

  • 1.檢測CPU的型號 2.檢測記憶體狀態(tài) 3.檢測可用硬碟空間 4.檢測CD-ROM

    1.檢測CPU的型號 2.檢測記憶體狀態(tài) 3.檢測可用硬碟空間 4.檢測CD-ROM

    標簽: CPU ROM

    上傳時間: 2014-01-14

    上傳用戶:84425894

  • Stc EEP單字節(jié)編程 c代碼 可以直接擴展到整型等變量應用

    Stc EEP單字節(jié)編程 c代碼 可以直接擴展到整型等變量應用

    標簽: Stc EEP 單字節(jié) 代碼

    上傳時間: 2017-09-27

    上傳用戶:15736969615

  • 采用IEEE745格式的浮點+ROM RAM的方式成功實現(xiàn)FFT的設計

    采用IEEE745格式的浮點+ROM RAM的方式成功實現(xiàn)FFT,含有設計報告和設計源代碼.

    標簽: rom ram fft

    上傳時間: 2022-04-18

    上傳用戶:

  • 智能型充電器電源和顯示的設計.rar

    智能型充電器電源和顯示的設計 隨著越來越多的手持式電器的出現(xiàn),對高性能、小尺寸、重量輕的電池充電器的需求也越來越大。電池技術的持續(xù)進步也要求更復雜的充電算法以實現(xiàn)快速、安全的充電。因此需要對充電過程進行更精確的監(jiān)控,以縮短充電時間、達到最大的電池容量,并防止電池損壞。AVR 已經(jīng)在競爭中領先了一步,被證明是下一代充電器的完美控制芯片。Atmel AVR 微處理器是當前市場上能夠以單片方式提供Flash、EEPROM 和10 位ADC的最高效的8 位RISC 微處理器。由于程序存儲器為Flash,因此可以不用象MASK ROM一樣,有幾個軟件版本就庫存幾種型號。Flash 可以在發(fā)貨之前再進行編程,或是在PCB貼裝之后再通過ISP 進行編程,從而允許在最后一分鐘進行軟件更新。EEPROM 可用于保存標定系數(shù)和電池特性參數(shù),如保存充電記錄以提高實際使用的電池容量。10位A/D 轉換器可以提供足夠的測量精度,使得充好后的容量更接近其最大容量。而其他方案為了達到此目的,可能需要外部的ADC,不但占用PCB 空間,也提高了系統(tǒng)成本。AVR 是目前唯一的針對像 “C”這樣的高級語言而設計的8 位微處理器。C 代碼似的設計很容易進行調(diào)整以適合當前和未來的電池,而本次智能型充電器顯示程序的編寫則就是用C語言寫的。

    標簽: 智能型 充電器電源

    上傳時間: 2013-05-18

    上傳用戶:zhaiye

  • 基于FPGA的任意波形發(fā)生器的研究與設計.rar

    隨著科學技術的飛速發(fā)展,電子測量技術被廣泛應用在電子、機械、醫(yī)療、測控及航天等各個領域,而電子測量技術要用到各種形式的高質量信號源,因此任意波形發(fā)生器的研制就具有非常重要的現(xiàn)實意義。 本文便是基于DDS(DirectDigitalSynthesis)技術進行任意波形發(fā)生器研制的。要求可以產(chǎn)生正弦波、方波、三角波與鋸齒波等常規(guī)波形,而且能夠產(chǎn)生任意波形,從而滿足研究的需要。具體工作如下: (一)介紹國內(nèi)外關于任意波形發(fā)生器研究的發(fā)展情況,闡述頻率合成技術的各種方式與技術對比情況,并選定直接數(shù)字頻率合成技術進行研制。 (二)介紹系統(tǒng)的硬件設計構成與功能實現(xiàn),并對系統(tǒng)部件進行逐一細述。選用單片機作為控制模塊,使用FPGA實現(xiàn)DDS功能作為技術核心,并對外圍電路的設計與接口技術進行分析。 (三)講述DDS的工作原理、工作特點與技術指標,并基于FPGA芯片EP1C3T144C8進行設計,通過使用相位累加器與波形ROM等模塊,實現(xiàn)DDS功能。同時輔以使能模塊與行列式鍵盤,實現(xiàn)各種波形的靈活輸出。 (四)給出系統(tǒng)產(chǎn)生的測試數(shù)據(jù),并對影響頻譜純度的雜散與噪聲產(chǎn)生的原因進行分析。

    標簽: FPGA 任意波形發(fā)生器

    上傳時間: 2013-04-24

    上傳用戶:diets

  • 基于FPGA的DDS信號源的設計.rar

    頻率合成技術廣泛應用于通信、航空航天、儀器儀表等領域,目前,常用的頻率合成技術有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法,是頻率合成的一次革命。全數(shù)字化的DDS技術由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點而成為現(xiàn)代頻率合成技術中的佼佼者。隨著數(shù)字集成電路、微電子技術和EDA技術的深入研究,DDS技術得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號通過D/A轉換形成模擬量形式的信號的合成技術。主要是利用高速存儲器作查尋表,然后通過高速D/A轉換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統(tǒng)應包括以下三個部分:相位累加器可以時鐘的控制下完成相位的累加;相位一幅度碼轉換電路一般由ROM實現(xiàn);D/A轉換電路,將數(shù)字形式的幅度碼轉換成模擬信號。 現(xiàn)場可編程門陣列(FPGA)設計靈活、速度快,在數(shù)字專用集成電路的設計中得到了廣泛的應用。本論文主要討論了如何利用FPGA來實現(xiàn)一個DDS系統(tǒng),該DDS系統(tǒng)的硬件結構是以FPGA為核心實現(xiàn)的,使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展,闡述了基于FPGA實現(xiàn)DDS技術的意義;然后介紹了DDS的基本理論;接著介紹了FPGA的基礎知識如結構特點、開發(fā)流程、使用工具等;隨后介紹了利用FPGA實現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結構、優(yōu)化方法等。重點介紹DDS技術在FPGA中的實現(xiàn)方法,給出了部分VHDL源程序。采用該方法設計的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片,具有高性能、高性價比,電路結構簡單等特點;接著對輸出信號頻譜進行了分析,特別是對信號的相位截斷誤差和幅度量化誤差進行了詳細的討論,由此得出了改善系統(tǒng)性能的幾種方法;最后給出硬件實物照片和測試結果,并對此作了一定的分析。

    標簽: FPGA DDS 信號源

    上傳時間: 2013-07-05

    上傳用戶:suxuan110425

  • 基于FPGA的頻率特性測試儀的研制

    頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器,它廣泛應用于無線電、電視、雷達及通信等領域,為分析和改善電路的性能提供了便利的手段。而傳統(tǒng)的掃頻儀由多個模塊構成,電路復雜,體積龐大,而且在高頻測量中,大量的分立元件易受溫度變化和電磁干擾的影響。為此,本文提出了集成化設計的方法,針對可編程邏輯器件的特點,對硬件實現(xiàn)方法進行了探索。 本文對三大關鍵技術進行了深入研究: 第一,由掃頻信號發(fā)生器的設計出發(fā),對直接數(shù)字頻率合成技術(DDS)進行了系統(tǒng)的理論研究,并改進了ROM壓縮方法,在提高壓縮比的同時,改進了DDS系統(tǒng)的雜散度,并且利用該方法實現(xiàn)了幅度和相位可調(diào)制的DDS系統(tǒng)-掃頻信號發(fā)生器。 第二,為了提高系統(tǒng)時鐘的工作頻率,對流水線算法進行了深入的研究,并針對累加器的特點,進行了一系列的改進,使系統(tǒng)能在100MHz的頻率下正常工作。 第三,從系統(tǒng)頻率特性測試的理論出發(fā),研究如何在FPGA中提高多位數(shù)學運算的速度,從而提出了一種實現(xiàn)多位BCD碼除法運算的方法—高速串行BCD碼除法;隨后,又將流水線技術應用于該算法,對該方法進行改進,完成了基于流水線技術的BCD碼除法運算的設計,并用此方法實現(xiàn)了頻率特性的測試。 在研究以上理論方法的基礎上,以大規(guī)模可編程邏輯器件EP1K100QC208和微處理器89C52為實現(xiàn)載體,提出了基于單片機和FPGA體系結構的集成化設計方案;以VerilogHDL為設計語言,實現(xiàn)了頻率特性測試儀主要部分的設計。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務,而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中,充分體現(xiàn)了可編程邏輯器件的優(yōu)勢。 本文首先對相關的概念理論進行了介紹,包括DDS原理、流水線技術等,進而提出了系統(tǒng)的總體設計方案,包括設計工具、語言和實現(xiàn)載體的選擇,而后,簡要介紹了微處理器電路和外圍電路,最后,較為詳細地闡述了兩個主要模塊的設計,并給出了實現(xiàn)方式。

    標簽: FPGA 頻率特性 測試 儀的研制

    上傳時間: 2013-06-08

    上傳用戶:xiangwuy

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