源代碼\用動態規劃算法計算序列關系個數 用關系"<"和"="將3個數a，b，c依次序排列時，有13種不同的序列關系： a=b=c,a=b<c,a<b=v,a<b<c,a<c<b a=c<b,b<a=c,b<a<c,b<c<a,b=c<a c<a=b,c<a<b,c<b<a 若要將n個數依序列，設計一個動態規劃算法，計算出有多少種不同的序列關系， 要求算法只占用O(n),只耗時O(n*n).
上傳時間： 2013-12-26
上傳用戶：siguazgb
X1205 是一個帶有時鐘 振蕩器用一個外部的 這樣除去了外部的離散元件和一個調整電容 實時時鐘用分別的時 存器日歷可正確通過2099 年 強大的雙報警功能 每個星期二或三月21日上午5:23均可 件的中斷IRQ 管腳 該器件提供一個備份電源輸入腳V 整個X1205器件的工作電壓范圍為2.7 V至5.5V 電 到1.8V(待機模式) 引腳排列圖 串行時鐘(SCL) SCL輸入端被用來作為數據輸入和輸出的時鐘同步信號 激活的
上傳時間： 2014-11-29
上傳用戶：Divine
PIC18F4431實現交流感應電機的控制。程序中討論了幾種方案，開環V/F，V/F加上電流反饋，然后再加上速度反饋。
上傳時間： 2013-12-21
上傳用戶：1427796291
數字電壓表 AD芯片： 采用8位串行A/D轉換器ADC0832。 ● 8位分辨率，逐次逼近型，基準電壓為 5V ● 5V單電源供電 ● 輸入模擬信號電壓范圍為 0～5V ● 有兩個可供選擇的模擬輸入通道 顯示： 使用三個數碼管。 顯示范圍： 0.00 － 5.10 （單位：V） 連接方式： AD_CLK → P1.0 AD_DAT → P1.1 AD_CS → P3.4 模擬輸入 → CH0 (AD_DAT = DO + DI) ADC0832輸出最大轉換值＝FFH (255) 設定最大測量值＝5.1V 255X=5.1 X=0.02 即先乘2再除以100 （小數點放在第三位數碼管）
上傳時間： 2015-06-18
上傳用戶：fandeshun
VB常用算法大全.iso 光盤使用指南 本光盤包括三個子目錄，內容分別如下： 1、子過程 該子目錄下包含了“VB常用算法大全”書中的全部常用算法子過程。所有的 常用算法子過程按書中的章數分別放在以C開頭的子目錄中。 2、驗證子過程 該子目錄下按章存放驗證上述常用算法子過程的全部驗證子過程。所有這些 為驗證上述子過程而編的過程按書中的章數分別放在以D開頭的子目錄中。 3、工程 該子目錄下包含所有為驗證上述子過程而做的工程，按書中的章數分別放在 以V開頭的子目錄中。 實際上，讀者最方便的是配合書中的說明，在VB系統下直接調用以V開頭的 子目錄中的工程，按運行鍵，即顯示計算結果，從而可迅速，方便地使用該算 法。達到事半功倍的效果。
上傳時間： 2015-07-07
上傳用戶：CSUSheep
加密算法 Test Driver for Crypto++, a C++ Class Library of Cryptographic Primitives: - To generate an RSA key cryptest g - To encrypt and decrypt a string using RSA cryptest r - To calculate MD5, SHS, and RIPEMD-160 message digests: cryptest m file - To encrypt and decrypt a string using DES-EDE in CBC mode: cryptest t - To encrypt or decrypt a file cryptest e|d input output - To share a file into shadows: cryptest s <pieces> <pieces-needed> file (make sure file has no extension, if you re running this under DOS) - To reconstruct a file from shadows: cryptest j output file1 file2 [....] - To gzip a file: cryptest z <compression-level> input output - To gunzip a file: cryptest u input output - To run validation tests: cryptest v - To run benchmarks: cryptest b [time for each benchmark in seconds]
標簽： Cryptographic Primitives generate Library
上傳時間： 2015-07-16
上傳用戶：wqxstar
IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫 的模塊，仿真時該文件也要加入工程。
上傳時間： 2014-01-05
上傳用戶：頂得柱
空時正交編碼源程序，參考文獻： V.Tarokh,H. Jafarkhani,and A. R. Calderbank "Space-Time Codes from ％Orthogonal Designs",IEEE Trans. Inform. Theory VOL. 45,NO. 5,JULY 1
上傳時間： 2013-12-26
上傳用戶：fandeshun
unVSS1.0.0.1去除VC6.0工程中的VSS代碼，使工程脫離V
上傳時間： 2014-10-27
上傳用戶：lanhuaying
delphi寫的大小寫轉換程序，源于當初做一個項目改造時，需要做大量的轉換工作，于是隨手寫了一個小程序來減輕工作量，這樣，就可以Ctrl+X Ctrl+V 了 程序經過重新測試，運行時圖標在右下任務欄 http://hanfi.blog.163.com
上傳時間： 2015-08-06
上傳用戶：1966640071
<li id="iwyii"></li> <li id="iwyii"></li>