第八章 labview的編程技巧 本章介紹局部變量、全局變量、屬性節(jié)點和其他一些有助于提高編程技巧的問題,恰當?shù)剡\用這些技巧可以提高程序的質量。 8.1 局部變量 嚴格的語法盡管可以保證程序語言的嚴密性,但有時它也會帶來一些使用上的不便。在labview這樣的數(shù)據(jù)流式的語言中,將變量嚴格地分為控制器(Control)和指示器(Indicator),前者只能向外流出數(shù)據(jù),后者只能接受流入的數(shù)據(jù),反過來不行。在一般的代碼式語言中,情況不是這樣的。例如我們有變量a、b和c,只要需要我們可以將a的值賦給b,將b的值賦給c等等。前面所介紹的labview內容中,只有移位積存器即可輸入又可輸出。另外,一個變量在程序中可能要在多處用到,在圖形語言中勢必帶來過多連線,這也是一件煩人的事。還有其他需要,因此labview引入了局部變量。
標簽: labview 教程
上傳時間: 2013-10-27
上傳用戶:xieguodong1234
開發(fā)板為Embest公司的LPCEB2000-B,本例程使用了定時器中斷實現(xiàn)延時,對于研究LPC處理器中斷的開發(fā)人員有所幫助!
標簽: 2292 LPC 發(fā)聲程序
上傳時間: 2013-10-19
上傳用戶:qimingxing130
設計了一種新型Antipodal Vivaldi天線,顯著提高了天線的特性。結果表明,該天線可實現(xiàn)對IEEE 802.11 a、b、g標準的完全覆蓋,應用頻帶在2.26~2.6 GHz和5.7~6.1 GHz頻率范圍內,駐波VSWR均低于1.4,增益達到約7.5 dB,方向性良好,具有良好的應用價值。
標簽: Antipodal Vivaldi 寬帶 天線設計
上傳時間: 2013-10-10
上傳用戶:1109003457
The RT9005A/B is a dual-output Linear regulator for DDR-SDRAM VDDQ supply and termination voltage VTT supply.
標簽: 9005 datasheet RT
上傳時間: 2013-11-13
上傳用戶:lmq0059
The RT9018A/B is a high performance positive voltage regulator designed for use in applications requining very low Input voltage and very low dropout voltage at up to 3A(peak).
標簽: 9018 datasheet RT
上傳用戶:geshaowei
多維多選擇背包問題(MMKP)是0-1背包問題的延伸,背包核已經(jīng)被用來設計解決背包問題的高效算法。目的是研究如何獲得一種背包核,并以此高效處理多維多選擇背包問題。首先給出了一種方法確定MMKP的核,然后闡述了利用核精確解決MMKP問題的B&B算法,列出了具體的算法步驟。在分析了算法的存儲復雜度后,將算法在各種實例上的運行效果與目前解決MMKP問題的常用算法的運行效果進行了比較,發(fā)現(xiàn)本文的算法性能優(yōu)于以往任何算法。
標簽: MMKP 算法研究
上傳時間: 2013-11-20
上傳用戶:wangw7689
該電路集包括了從業(yè)界享有盛名的公司搜集到的大量最新電路,體現(xiàn)了豐富的設計思想。為便于讀者理解和應用這些電路,本書幾乎對每個電路都附有簡要說明。$ C' I" t% P5 l3 V. l0 K, B 本書可供電子技術工作者、高等院校和中等專科學校師生、電子愛好者閱讀和參考。( H& s, \, z6 ~% D: @
標簽: 電子電路 百科
上傳用戶:songnanhua
CPU在處理某一事件時,發(fā)生了另一事件請求CPU迅速去處理。CPU暫時中斷當前的工作,轉去處理事件B。待CPU將事件B處理完畢后,再回到原來事件A被中斷的地方繼續(xù)處理事件A。這一處理過程稱為中斷。介紹用匯編和C語言兩語言的源程序,愿給大家?guī)韼椭?前面我已經(jīng)上傳了幾個程序,沒幾天卻失蹤了。但這次的不會失蹤,能保留上幾天。
標簽: 匯編語言 C語言 外部中斷
上傳時間: 2014-12-31
上傳用戶:dianxin61
飛思卡爾智能車的舵機測試程序 #include <hidef.h> /* common defines and macros */#include <MC9S12XS128.h> /* derivative information */#pragma LINK_INFO DERIVATIVE "mc9s12xs128" void SetBusCLK_16M(void) { CLKSEL=0X00; PLLCTL_PLLON=1; //鎖相環(huán)電路允許位 SYNR=0x00 | 0x01; //SYNR=1 REFDV=0x80 | 0x01; POSTDIV=0x00; _asm(nop); _asm(nop); while(!(CRGFLG_LOCK==1)); CLKSEL_PLLSEL =1; } void PWM_01(void) { //舵機初始化 PWMCTL_CON01=1; //0和1聯(lián)合成16位PWM; PWMCAE_CAE1=0; //選擇輸出模式為左對齊輸出模式 PWMCNT01 = 0; //計數(shù)器清零; PWMPOL_PPOL1=1; //先輸出高電平,計數(shù)到DTY時,反轉電平 PWMPRCLK = 0X40; //clockA 不分頻,clockA=busclock=16MHz;CLK B 16分頻:1Mhz PWMSCLA = 0x08; //對clock SA 16分頻,pwm clock=clockA/16=1MHz; PWMCLK_PCLK1 = 1; //選擇clock SA做時鐘源 PWMPER01 = 20000; //周期20ms; 50Hz; PWMDTY01 = 1500; //高電平時間為1.5ms; PWME_PWME1 = 1;
標簽: 飛思卡爾智能車 舵機 測試程序
上傳時間: 2013-11-04
上傳用戶:狗日的日子
這是一些設計程序,如果你會一些調試方面的東西,把這個看懂了,結合硬件就可以實現(xiàn)了
標簽: Verilog 程序
上傳時間: 2013-11-18
上傳用戶:lml1234lml
蟲蟲下載站版權所有 京ICP備2021023401號-1