智能化住宅小區，是指在一定范圍內通過有效的傳輸網絡，將多元住處服務、物業管理、安防以及住宅智能化等系統結合在一起，為該小區的服務與管理提供高技術的智能化手段。從而實現快捷高效的超值服務管理和安全舒適的家居環境，使業主生活得更安全、更方便。 隨著國民經濟和科學技術水平的提高，特別是計算機技術、通信技術、網絡技術和控制技術的迅速發展，促進了智能小區在我國的推廣和應用。目前這些小區的智能化建設大多數是采用Lonworks、FF等現場總線技術。但是現場總線協議標準化程度還不成熟，且成本較高。隨著寬帶Internet進入家庭，利用Internet來構建智能小區已成為大勢所趨。 本文介紹了一種基于以太網和FPGA的嵌入式智能小區管理系統的組建方法。首先，以Altera的FPGA為核心，通過在外圍添加適當的存儲設備和通信接口設備，構成一個嵌入式系統的硬件平臺。其次，在此平臺的基礎上，通過在FPGA中定制Nios Ⅱ軟核處理器以及在外圍的Flash存儲器中下載uClinux操作系統，從而構建出一套資源豐富的嵌入式操作系統。該系統帶有一個網絡功能齊全的Web服務器。最后，將此操作系統作為智能小區的樓宇集中器，再根據需要配置適當的采集器和顯示器，就可以組建成一套功能強大的智能小區管理系統。它可以完成圖像抄表、定時圖像采集、實時溫度監控、樓宇廣播、智能語音報警等功能。 這種利用當前流行的嵌入式系統來組建的智能小區管理系統，不但實現簡單、功能強大；而且節約布線、成本低廉。因此具有很高的性價比，相信在未來有較大的市場潛力。 本文主要包括如下幾個部分：系統硬件結構設計，包括系統的原理圖構建和PCB板的繪制：系統核心處理器設計，包括Nios Ⅱ軟核CPU的設計方法、外圍存儲和通信器件的添加及設計方法；嵌入式操作系統uClinux的相關知識及移植方法：系統的軟件結構設計，包括圖像采集、溫度采集、LCD顯示等CGI程序設計，以及單片機語音報警程序設計等；最后給出了調試情況以及一些試驗結果。
上傳時間： 2013-04-24
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數字濾波器是現代數字信號處理系統的重要組成部分之一。ⅡR數字濾波器又是其中非常重要的一類慮波器，因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應用。 本文研究了ⅡR數字濾波器的常用設計方法，在分析各種ⅡR實現結構的基礎上，利用MATLAB針對并聯型結構的ⅡR數字濾波器做了多方面的仿真，從理論分析和仿真情況確定了所要設計的ⅡR數字濾波器的實現結構以及中間數據精度。然后基于FPGA的結構特點，研究了ⅡR數字濾波器的FPGA設計與實現，提出應用流水線技術和并行處理技術相結合的方式來提高ⅡR數字濾波器處理速度的方法，同時又從ⅡR數字濾波器的結構特性出發，提出利用ⅡR數字濾波器的分解技術來改善ⅡR濾波器的設計。在ⅡR實現方面，本文采用Verilog HDL語言編寫了相應的硬件實現程序，將內置SignalTap Ⅱ邏輯分析器的ⅡR設計下載到FPGA芯片，并利用Altera公司的SignalTap Ⅱ邏輯分析儀進行了定性測試，同時利用HP頻譜儀進行定性與定量的觀測，仿真與實驗測試結果表明設計方法正確有效。
上傳時間： 2013-04-24
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在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間： 2013-04-24
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H.264/AVC是由ITU和ISO兩大組織聯合組成的JVT共同制定的一項新的視頻壓縮技術標準，在較低帶寬上提供高質量的圖像傳輸是H.264/AVC的應用亮點。在同樣的視覺質量前提下，H.264/AVC比H.263和MPEG-4節約了50％的碼率。但H.264獲得優越性能的代價是計算復雜度的增加，據估計其編碼的計算復雜度大約為H.263的3倍，因此很難應用于實時視頻處理領域。針對這一現狀，業內做了大量的研究工作，力圖降低其計算復雜度和提高運行效率。比如在運動估計方面，國內外在這方面的研究已經很成熟。而針對幀內/幀間預測編碼的研究卻較少。因此研究預測模式的快速算法具有理論意義和應用價值。 本文在詳細研究H.264標準視頻壓縮編碼特點基礎上，分析了H.264幀內編碼, 幀間編碼及變換，量化技術的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內模式判決算法，通過結合SAD的模式選擇方法來減少模式選擇數目。它采用了Sobel梯度算子計算當前塊的邊緣信息，累加當前塊中屬于同一方向像素點的邊緣矢量構造不同模式下的邊緣方向直方圖，以便確定最可能的預測模式。該算法有效降低了編碼器的運算復雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸的質量。 另外在幀間預測模式選擇算法方面進行了改進研究：按順序對不同類型進行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數量的同時，結合小塊模式搜索中途停止準則來確定最優模式。仿真表明：改進算法相對與原來算法能夠節省很多的編碼時間（平均下降了49.3％），但帶來的圖像質星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數據做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復雜度。 最后介紹FPGA的特點及設計流程，并實現了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現的H.264編碼視頻處理模塊設計具備了成本低，周期短，設計方法靈活等優點，具有廣闊的市場應用前景。 仿真表明，通過使用本文提出的幀內/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現實時編碼。
上傳時間： 2013-07-18
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運動控制技術是機電一體化的核心部分，提高運動控制技術水平對于提高我國的機電一體化技術具有至關重要的作用。運動控制技術的發展是制造自動化前進的旋律，是推動新的產業革命的關鍵技術。對于數控系統來說，最重要的是控制各個電機軸的運動，這是運動控制器接收并依照數控裝置的指令來控制各個電機軸運動從而實現數控加工的，數據加工中的定位控制精度、速度調節的性能等重要指標都與運動控制器直接相關。目前對數控系統的研究都集中在插入PC的NC控制器的研究上，而其核心部分就是對步進、伺服電機進行控制的運動控制卡的研究。對PC-NC來說，運動控制卡的性能很大程度上決定了整個數控系統的性能，而微電子和數字信號處理技術的發展及其應用，使運動控制卡的性能得到了不斷改進，集成度和可靠性大大提高。 本課題通過對運動控制技術的深入研究，并針對國內運動控制技術的研究起步較晚的現狀，結合當前運動控制領域的具體需要，緊跟當前運動控制技術研究的發展趨勢，吸收了數控技術和相關運動控制技術的最新成果，提出了基于PCI和FPGA的方案，研制了一款比較新穎的、功能強大的、具有很大柔性的四軸多功能運動控制卡。 本課題的具體研究主要有以下幾方面： 首先，通過對運動控制卡及運動控制系統等行業現狀的全面調研，和對運動控制技術的深入學習，在比較了幾種常用的運動控制方案的基礎上，提出了基于FPGA的運動控制設計方案，并規劃了板卡的總體設計。 其次，根據總體設計，規劃了板卡的結構，詳細劃分并實現了FPGA各部分的功能；利用光電隔離原理設計了數字輸入/輸出電路。 再次，利用FPGA的資源實現了PCI從設備接口，達到跟控制卡通信的目的，針對運動控制中的一些具體問題，如運動平穩性、實時控制以及多軸聯動等，在FPGA上設計了四軸運動控制電路，定義了各個寄存器的具體功能，設計了功能齊全的加／減速控制電路、變頻分配電路、倍頻分頻電路和三個功能各異的計數器電路等，自動降速點運動、A／B相編碼器倍頻計數電路等特殊功能。最后，進行了本運動控制卡的測試，從測試和應用結果來看，該卡達到預期的要求。
上傳時間： 2013-07-27
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隨著FPGA(FieldProgrammableGateArray)器件的應用越來越廣泛且重要，FPGA的測試技術也得到了廣泛重視和研究。基于FPGA可編程的特性，應用獨立的測試(工廠測試)需要設計數個測試編程和測試向量來完成FPGA的測試，確保芯片在任何用戶可能的編程下都可靠工作。 本論文正是針對上述問題，以XilinxXC4000E系列FPGA為主要的研究對象，在詳細研究FPGA內部結構的基礎上，基于“分治法”的基本思路對FPGA的測試理論和方法做了探索性研究。 研究完成了對可編程邏輯模塊(ConfigrableLogicBlock)及其子模塊的測試。主要基于“分治法”對CLB及其子模塊進位邏輯(CLM)、查找表(LUT)的RAM工作模式等進行了測試劃分，分別實現了以“一維陣列”為基礎的測試配置和測試向量，以較少了測試編程次數完成了所有CLB資源的測試。 研究完成了對互連資源(ConfigrableInterconnectResource)的測試。基于普通數據總線的測試方法，針對互連資源主要由線段和NMOS開關管組成的特點及其自身的故障模型，通過手工連線實現測試配置，僅通過4次編程就實現了對其完全測試。 在測試理論研究的基礎上，我們開發了能對FPGA器件進行實際測試的測試平臺。基于硬件仿真器的測試平臺通過高速光纖連接工作站上的EDA仿真軟件，把軟件語言描述的測試波形通過硬件仿真器轉化為真實測試激勵，測試響應再讀回到仿真軟件進行觀察，能夠靈活、快速的完成FPGA器件的配置和測試。該平臺在國內首次實現了軟硬件協同在線測試FPGA。在該平臺支持下，我們成功完成了對各軍、民用型號FPGA的測試任務。 本研究成果為國內自主研發FPGA器件提供了有力保障，具有重大科研與實踐價值，成功解決了國外公司在FPGA測試技術上的壟斷問題，幫助國產FPGA器件實現完全國產化。
上傳時間： 2013-05-17
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本文的主要研究內容是利用FPGA平臺實現以太網絡接口。 首先，對論文的大致內容和組織結構做了簡要介紹，并且比較分析了目前比較流行的網絡接口實現的三種方法，并以此為基礎提出了本文中重點介紹的基于FPGA 的網絡接口實現方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網絡控制芯片來實現從網絡上接收數據幀的功能。FPGA 需要在上電時完成對于8019AS的初始化設置。在接收和發送數據報文時，對相應的寄存器進行控制和操作以完成網絡數據幀的接收。對FPGA 與8019AS 之間的接口實現進行了詳細的描述。 最后，介紹了在FPGA 內部對于接收到的網絡數據幀進行TCP/IP協議分析的具體過程和實現方法。分別詳細介紹了接收模塊、發送模塊以及其中子模塊具體功能和實現方法。說明了模塊之間相互觸發的具體關系。現有的網絡接口一般是采用MCU 或者ARM 等專用控制芯片來實現的，而此次課題以FPGA 作為主控芯片來實現網絡接口以及部分TCP/IP 協議分析是一個創意。而且由于FPGA 多管腳可以靈活配置，也使得系統的可擴展性有了很大的提高。
上傳時間： 2013-06-09
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甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內進行數據傳輸的光傳輸技術.它主要應用于網絡中的交換機、核心路由器(CR)、光交叉連接設備(OXC)、分插復用器(ADM)和波分復用(WDM)終端等不同層次設備之間的互連,具有構建方便、性能穩定和成本低等優點,是光通信技術發展的一個全新領域,逐漸成為國際通用的標準技術,成為全光網的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統,完成了VSR技術的核心部分--轉換器子系統的設計與實現,使用現場可編程陣列FPGA(Field Programmable GateArray)來完成轉換器電路的設計和功能實現.深入研究現有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術原理的基礎上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統總吞吐量大的優勢,為將來向更高速率升級提供了依據.根據萬兆以太網的技術特點和傳輸要求,提出并設計了用VSR技術實現局域和廣域萬兆以太網在較短距離上的高速互連的系統方案,成功地將VSR技術移植到萬兆以太網上,實現低成本、構建方便和性能穩定的高速短距離傳輸. 本文所有的設計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現,采用Altera的Quartus Ⅱ開發工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉換器集成電路和萬兆以太網的SERDES的設計和仿真,并給出了各模塊的電路結構和仿真結果.仿真的結果表明,所有的設計均能正確的實現各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統的要求.
上傳時間： 2013-07-14
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本文著重研究了多路數字節目復用器中的對多路預處理TS流復用的原理和基于FPGA的實現方法。首先論述了關于數字電視系統的一些基本概念，介紹了MPEG-2/DVB標準以及數字電視節目專用信息(PSI)，并結合多路數字節目復用的基本原理提出了一套基于FPGA的設計方案。通過對復用器輸入部分、復用控制邏輯和PCR校正等一系列模塊的設計及仿真驗證，達到了設計的要求，取得了一定的研究成果。
上傳時間： 2013-06-09
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本文探索了自主系統CPU設計方法和經驗，同時對80C51產品進行了必要的改進。 文章采用XILINX公司的Virtex-ⅡPro系列FPGA芯片，在相關EDA軟件平臺的支持下進行基于FPGA的8051芯片的設計。在已公開的8051源代碼的基礎上，對其中的程序存儲器、指令存儲器做了較大幅度的修改，增加了定時器、串行收發器的軟件編寫，VerilogHDL語句共6000余行(見附錄光盤)。在設計中筆者特別的注意了源代碼中組合邏輯循環的去除，時序設計中合理確定建立時間和保持時間，保證了工作頻率的提高(工作頻率由12MHz提高到約30MHz)，串行收發器的下載實驗驗證了該模塊頻率的提高。對設計高頻CPU提供了有益的借鑒。本文利用Modelsim進行了功能仿真和后仿真，利用Synplify進行了綜合，仿真和綜合結果達到了設計的預期要求，并為下載和組成系統作了準備工作(設計了外圍電路的PCB板圖)。
上傳時間： 2013-06-28
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