decoder3_8實(shí)現(xiàn)了FPGA或CPLD 實(shí)現(xiàn)3-8譯碼器的功能
標(biāo)簽： decoder FPGA CPLD 譯碼器
上傳時(shí)間： 2014-01-07
上傳用戶：x4587
數(shù)據(jù)結(jié)構(gòu)課程設(shè)計(jì) 數(shù)據(jù)結(jié)構(gòu)B+樹(shù) B+ tree Library
標(biāo)簽： Library tree 數(shù)據(jù)結(jié)構(gòu) 樹(shù)
上傳時(shí)間： 2013-12-31
上傳用戶：semi1981
可編程邏輯器件相關(guān)專輯 96冊(cè) 1.77GAltera FPGA／CPLD設(shè)計(jì) 高級(jí)篇 335頁(yè) 23.6M.pdf
標(biāo)簽：
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
可編程邏輯器件相關(guān)專輯 96冊(cè) 1.77GFPGA／CPLD設(shè)計(jì)工具——Xilinx ISE使用詳解 378頁(yè) 71.7M.pdf
標(biāo)簽：
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
可編程邏輯器件相關(guān)專輯 96冊(cè) 1.77GAltera FPGA／CPLD設(shè)計(jì) 基礎(chǔ)篇 332頁(yè) 24.5M.pdf
標(biāo)簽：
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
Altera FPGA和CPLD設(shè)計(jì)學(xué)習(xí)筆記(特權(quán)完善)
上傳時(shí)間： 2022-07-08
上傳用戶：
FPGA、CPLD視頻教程和軟件資料 67G，VHDL、Quartus資源文件較大，存在百度網(wǎng)盤(pán)，附件中提供了分享鏈接和提取碼，打開(kāi)即可轉(zhuǎn)存或下載。
標(biāo)簽： fpga cpld vhdl quartus
上傳時(shí)間： 2022-07-24
上傳用戶：
詳細(xì)介紹了CPLD和FPGA的區(qū)別，對(duì)新手理解FPGA和CPLD有極大的幫助。
上傳時(shí)間： 2013-08-26
上傳用戶：天空說(shuō)我在
本書(shū)以FPGA/CPLD設(shè)計(jì)流程為主線，闡述了如何合理地利用ISE設(shè)計(jì)平臺(tái)集成的各種設(shè)計(jì)工具，高效地完成FPGA/CPLD的設(shè)計(jì)方法與技巧。全書(shū)在介紹FPGA/CPLD概念和設(shè)計(jì)流程的基礎(chǔ)上，依次論述了工程管理與設(shè)計(jì)輸入、仿真、綜合、約束、實(shí)現(xiàn)與布局布線、配置調(diào)試等主要設(shè)計(jì)步驟在ISE集成環(huán)境中的實(shí)現(xiàn)方法與技巧。 本書(shū)立足于工程實(shí)踐，結(jié)合作者多年工作經(jīng)驗(yàn)，選用大量典型實(shí)例，并配有一定數(shù)量的練習(xí)題。本書(shū)配套光盤(pán)收錄了所有實(shí)例的完整工程目錄、源代碼、詳細(xì)操作步驟和使用說(shuō)明，利于讀者邊學(xué)邊練，提高實(shí)際應(yīng)用能力。 本書(shū)可作為高等院校通信工程、電子工程、計(jì)算機(jī)、微電子與半導(dǎo)體學(xué)等專業(yè)的教材，也可作為硬件工程師和IC工程師的實(shí)用工具書(shū)。
標(biāo)簽： Xilinx-ISE FPGA CPLD 71.7
上傳時(shí)間： 2013-06-24
上傳用戶：gut1234567
可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來(lái)越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號(hào)處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹(shù)結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過(guò)設(shè)計(jì)相應(yīng)的存儲(chǔ)單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級(jí)流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
上傳用戶：wpt
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
