可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來(lái)越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號(hào)處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹(shù)結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過(guò)設(shè)計(jì)相應(yīng)的存儲(chǔ)單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級(jí)流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。
資源簡(jiǎn)介：碩士論文基于FPGA/CPLD實(shí)現(xiàn)的FFT算法與仿真分析
上傳時(shí)間： 2017-02-07
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上傳時(shí)間： 2013-07-18
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資源簡(jiǎn)介：基于 MSP430單片機(jī) 實(shí)現(xiàn)的FFT 算法
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資源簡(jiǎn)介：windows下實(shí)現(xiàn)的FFT算法的實(shí)現(xiàn)，可以用于語(yǔ)音處理
上傳時(shí)間： 2015-05-16
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資源簡(jiǎn)介：基于TI tms320lf2407 DSP 的FFT算法（編譯環(huán)境CCS2.20)
上傳時(shí)間： 2014-01-18
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資源簡(jiǎn)介：單片機(jī)能實(shí)現(xiàn)的FFT算法。128點(diǎn)快速傅氏變換
上傳時(shí)間： 2014-01-25
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資源簡(jiǎn)介：該文檔為基于FPGA硬件實(shí)現(xiàn)的圖像邊緣檢測(cè)及仿真講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-01-25
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資源簡(jiǎn)介：基于MATLAB 7.0的信號(hào)調(diào)制與解調(diào)分析
上傳時(shí)間： 2013-07-21
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資源簡(jiǎn)介：用matlab算法實(shí)現(xiàn)的平方根算法 用于數(shù)值分析中平方根發(fā)求解線性方程
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：該文檔為基于SIMULINK的SVPWM建模與仿真分析總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
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資源簡(jiǎn)介：基于FPGA的FFT算法實(shí)現(xiàn)
上傳時(shí)間： 2014-12-28
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資源簡(jiǎn)介：一種基于FPGA實(shí)現(xiàn)的FFT結(jié)構(gòu)\\r\\n調(diào)從基本元器件開(kāi)始的計(jì)算機(jī)硬件系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),大多設(shè)置在自動(dòng)控制系,形成了與應(yīng)用系統(tǒng)結(jié)合的計(jì)算機(jī)教育。 1966年多處理器平臺(tái)FPGA 學(xué)習(xí)目標(biāo) (1) 理解為什么嵌入式系統(tǒng)使用多處理器 (2) 指出處理器中CPU和硬件邏輯的折衷
上傳時(shí)間： 2013-08-20
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資源簡(jiǎn)介：基于FPGA的FFT算法實(shí)現(xiàn)
上傳時(shí)間： 2013-11-06
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資源簡(jiǎn)介：一種基于FPGA實(shí)現(xiàn)的FFT結(jié)構(gòu) 調(diào)從基本元器件開(kāi)始的計(jì)算機(jī)硬件系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),大多設(shè)置在自動(dòng)控制系,形成了與應(yīng)用系統(tǒng)結(jié)合的計(jì)算機(jī)教育。 1966年多處理器平臺(tái)FPGA 學(xué)習(xí)目標(biāo) (1) 理解為什么嵌入式系統(tǒng)使用多處理器 (2) 指出處理器中CPU和硬件邏輯的折衷
上傳時(shí)間： 2013-12-25
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上傳時(shí)間： 2021-12-09
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資源簡(jiǎn)介：GSM是全球使用最為廣泛的一種無(wú)線通信標(biāo)準(zhǔn)，不僅在民用領(lǐng)域，也在鐵路GSM-R等專用領(lǐng)域發(fā)揮著極為重要的作用。由于無(wú)線信道具有瑞利衰落和延時(shí)效應(yīng)，在通信系統(tǒng)的收發(fā)兩端也存在不完全匹配等未知因素，因此接收的信號(hào)疊加有各種誤差因素的影響。GSM接收機(jī)的實(shí)...
上傳時(shí)間： 2013-07-01
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資源簡(jiǎn)介：本文結(jié)合工程需要詳細(xì)論述了一種數(shù)字相位計(jì)的實(shí)現(xiàn)方法，該方法是基于FPGA(現(xiàn)場(chǎng)可編程門陣列)芯片運(yùn)用FFT(快速傅立葉變換)算法完成的。首先，從相位測(cè)量的原理出發(fā)，分析了傳統(tǒng)相位計(jì)的缺點(diǎn)，給出了一種高可靠性的相位檢測(cè)實(shí)用算法，其算法核心是對(duì)采集信號(hào)進(jìn)...
上傳時(shí)間： 2013-06-04
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資源簡(jiǎn)介：本文結(jié)合工程需要詳細(xì)論述了一種數(shù)字相位計(jì)的實(shí)現(xiàn)方法，該方法是基于FPGA(現(xiàn)場(chǎng)可編程門陣列)芯片運(yùn)用FFT(快速傅立葉變換)算法完成的。首先，從相位測(cè)量的原理出發(fā)，分析了傳統(tǒng)相位計(jì)的缺點(diǎn)，給出了一種高可靠性的相位檢測(cè)實(shí)用算法，其算法核心是對(duì)采集信號(hào)進(jìn)...
上傳時(shí)間： 2013-05-16
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資源簡(jiǎn)介：用FPGA實(shí)現(xiàn)dsp 的FFT算法 其中有幾個(gè)文檔文件和用vhdl寫的1024點(diǎn)的FFT代碼
上傳時(shí)間： 2013-08-22
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資源簡(jiǎn)介：基于FPGA CPLD設(shè)計(jì)與實(shí)現(xiàn)UART,一聽(tīng)名字就知道，不用再說(shuō)了吧，
上傳時(shí)間： 2013-08-09
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資源簡(jiǎn)介：介紹了基于Xilinx Spartan- 3E FPGA XC3S250E 來(lái)完成分辨率為738×575 的PAL 制數(shù)字視頻信號(hào)到800×600 的VGA 格式轉(zhuǎn)換的實(shí)現(xiàn)方法。關(guān)鍵詞: 圖像放大; PAL; VGA; FPGA 目前, 絕大多數(shù)監(jiān)控系統(tǒng)中采用的高解析度攝像機(jī)均由47 萬(wàn)像素的CCD 圖像傳感器采集圖像, ...
上傳時(shí)間： 2013-12-03
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資源簡(jiǎn)介：多種數(shù)字信號(hào)處理算法基于DSP實(shí)現(xiàn)的C設(shè)計(jì)與實(shí)現(xiàn) 如數(shù)字濾波器,數(shù)字圖象處理,傅立葉變換等
上傳時(shí)間： 2014-12-21
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資源簡(jiǎn)介：基于C實(shí)現(xiàn)的FFT源代碼.編譯通過(guò),對(duì)于學(xué)習(xí)學(xué)習(xí)FFT算法的朋友很有幫助
上傳時(shí)間： 2016-03-03
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資源簡(jiǎn)介：用FPGA實(shí)現(xiàn)dsp 的FFT算法 其中有幾個(gè)文檔文件和用vhdl寫的1024點(diǎn)的FFT代碼
上傳時(shí)間： 2014-01-18
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資源簡(jiǎn)介：基于FPGA和SRAM的數(shù)控振蕩器的設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2014-07-28
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資源簡(jiǎn)介：FFT算法的FPGA設(shè)計(jì)實(shí)現(xiàn)的VHDL代碼
上傳時(shí)間： 2014-11-14
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資源簡(jiǎn)介：基于FPGA CPLD設(shè)計(jì)與實(shí)現(xiàn)UART,一聽(tīng)名字就知道，不用再說(shuō)了吧，
上傳時(shí)間： 2014-08-09
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資源簡(jiǎn)介：基于TMS320VC5509的FFT算法實(shí)現(xiàn)
上傳時(shí)間： 2017-08-01
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資源簡(jiǎn)介：基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序
上傳時(shí)間： 2013-11-25
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資源簡(jiǎn)介：該文檔為基于FPGA異步FIFO的研究與實(shí)現(xiàn)簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
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