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FPGA-<b>cPLd</b>

  • 數據結構課程設計 數據結構B+樹 B+ tree Library

    數據結構課程設計 數據結構B+樹 B+ tree Library

    標簽： Library tree 數據結構 樹

    上傳時間： 2013-12-31

    上傳用戶：semi1981

  • Altera FPGA／CPLD設計 高級篇 335頁 23.6M.pdf

    可編程邏輯器件相關專輯 96冊 1.77GAltera FPGA／CPLD設計 高級篇 335頁 23.6M.pdf

    標簽：

    上傳時間： 2014-05-05

    上傳用戶：時代將軍

  • FPGA／CPLD設計工具——Xilinx ISE使用詳解 378頁 71.7M.pdf

    可編程邏輯器件相關專輯 96冊 1.77GFPGA／CPLD設計工具——Xilinx ISE使用詳解 378頁 71.7M.pdf

    標簽：

    上傳時間： 2014-05-05

    上傳用戶：時代將軍

  • Altera FPGA／CPLD設計 基礎篇 332頁 24.5M.pdf

    可編程邏輯器件相關專輯 96冊 1.77GAltera FPGA／CPLD設計 基礎篇 332頁 24.5M.pdf

    標簽：

    上傳時間： 2014-05-05

    上傳用戶：時代將軍

  • Altera FPGA和CPLD設計學習筆記(特權完善)

    Altera FPGA和CPLD設計學習筆記(特權完善)           

    標簽： fpga cpld

    上傳時間： 2022-07-08

    上傳用戶：

  • FPGA、CPLD視頻教程和軟件資料 67G，VHDL、Quartus資源

    FPGA、CPLD視頻教程和軟件資料 67G，VHDL、Quartus資源文件較大，存在百度網盤，附件中提供了分享鏈接和提取碼，打開即可轉存或下載。

    標簽： fpga cpld vhdl quartus

    上傳時間： 2022-07-24

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  • 詳細介紹了CPLD和FPGA的區別

    詳細介紹了CPLD和FPGA的區別，對新手理解FPGA和CPLD有極大的幫助。

    標簽： CPLD FPGA 詳細介紹

    上傳時間： 2013-08-26

    上傳用戶：天空說我在

  • FPGA／CPLD設計工具——Xilinx-ISE使用詳解-378頁-71.7M.rar

    本書以FPGA/CPLD設計流程為主線，闡述了如何合理地利用ISE設計平臺集成的各種設計工具，高效地完成FPGA/CPLD的設計方法與技巧。全書在介紹FPGA/CPLD概念和設計流程的基礎上，依次論述了工程管理與設計輸入、仿真、綜合、約束、實現與布局布線、配置調試等主要設計步驟在ISE集成環境中的實現方法與技巧。 　　本書立足于工程實踐，結合作者多年工作經驗，選用大量典型實例，并配有一定數量的練習題。本書配套光盤收錄了所有實例的完整工程目錄、源代碼、詳細操作步驟和使用說明，利于讀者邊學邊練，提高實際應用能力。 　　本書可作為高等院校通信工程、電子工程、計算機、微電子與半導體學等專業的教材，也可作為硬件工程師和IC工程師的實用工具書。

    標簽： Xilinx-ISE FPGA CPLD 71.7

    上傳時間： 2013-06-24

    上傳用戶：gut1234567

  • 基于FPGA/CPLD實現的FFT算法與仿真分析

    可編程邏輯器件FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數字信號處理領域，與傳統的ASIC(專用集成電路)和DSP(數字信號處理器)相比，基于FPGA和CPLD實現的數字信號處理系統具有更高的實時性和可嵌入性，能夠方便地實現系統的集成與功能擴展。 FFT的硬件結構主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內引入流水線結構，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎上，為蝶形處理器設計了一個并行乘法器。在實現該乘法器時，本文采用改進的布斯算法，用以減少部分積的個數。同時，使用華萊士樹結構和4-2壓縮器對部分積并行相加。 本文以32點復數FFT為例進行設計與邏輯綜合。通過設計相應的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結果與軟件計算結果相符，證明了本文所提出的算法的正確性。 另外，本文還對設計結果提出了進一步的改進方案，在乘法器內加入一級流水線寄存器，使FFT的速度能夠提高到當前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。

    標簽： FPGA CPLD FFT 算法

    上傳時間： 2013-07-18

    上傳用戶：wpt

  • 采用高速串行收發器Rocket I/O實現數據率為2.5 G

    摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

    標簽： Rocket 2.5 高速串行 收發器

    上傳時間： 2013-11-06

    上傳用戶：smallfish

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