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FPGA-VLSI

  • 1.3 FPGA的設(shè)計(jì)流程

    1.3 FPGA的設(shè)計(jì)流程。

    標(biāo)簽： FPGA 1.3 設(shè)計(jì)流程

    上傳時(shí)間： 2013-10-09

    上傳用戶(hù)：lwwhust

  • 1.2 FPGA的設(shè)計(jì)方法與要求

    1.2 FPGA的設(shè)計(jì)方法與要求。

    標(biāo)簽： FPGA 1.2 設(shè)計(jì)方法

    上傳時(shí)間： 2014-12-28

    上傳用戶(hù)：JIMMYCB001

  • [SBBS_PT].深入淺出玩轉(zhuǎn)FPGA視頻學(xué)習(xí)課程—種子

    [SBBS_PT].深入淺出玩轉(zhuǎn)FPGA視頻學(xué)習(xí)課程

    標(biāo)簽： SBBS_PT FPGA 視頻

    上傳時(shí)間： 2013-10-21

    上傳用戶(hù)：問(wèn)題問(wèn)題

  • 最全FPGA開(kāi)發(fā)板原理圖

    其中包括有多種FPGA開(kāi)發(fā)板的原理圖

    標(biāo)簽： FPGA 開(kāi)發(fā)板原理圖

    上傳時(shí)間： 2014-12-05

    上傳用戶(hù)：yanqie

  • [SBBS_PT].《深入淺出玩轉(zhuǎn)FPGA》隨書(shū)光盤(pán).iso

    [SBBS_PT].《深入淺出玩轉(zhuǎn)FPGA》隨書(shū)光盤(pán).iso

    標(biāo)簽： SBBS_PT FPGA iso 光盤(pán)

    上傳時(shí)間： 2013-12-27

    上傳用戶(hù)：狗日的日子

  • 基于FPGA的隨機(jī)數(shù)性能檢測(cè)設(shè)計(jì)

    為了滿(mǎn)足對(duì)隨機(jī)數(shù)性能有一定要求的系統(tǒng)能夠?qū)崟r(shí)檢測(cè)隨機(jī)數(shù)性能的需求，提出了一種基于FPGA的隨機(jī)數(shù)性能檢測(cè)設(shè)計(jì)方案。根據(jù)NIST的測(cè)試標(biāo)準(zhǔn)，采用基于統(tǒng)計(jì)的方法，在FPGA內(nèi)部實(shí)現(xiàn)了對(duì)隨機(jī)序列的頻率測(cè)試、游程測(cè)試、最大游程測(cè)試、離散傅里葉變換測(cè)試和二元矩陣秩測(cè)試。與現(xiàn)在常用的隨機(jī)數(shù)性能測(cè)試軟件相比，該設(shè)計(jì)方案，能靈活嵌入到需要使用隨機(jī)數(shù)的系統(tǒng)中，實(shí)現(xiàn)對(duì)隨機(jī)性能的實(shí)時(shí)檢測(cè)。實(shí)際應(yīng)用表明，該設(shè)計(jì)具有使用靈活、測(cè)試準(zhǔn)確、實(shí)時(shí)輸出結(jié)果的特點(diǎn)，達(dá)到了設(shè)計(jì)要求。

    標(biāo)簽： FPGA 隨機(jī)數(shù) 性能檢測(cè)

    上傳時(shí)間： 2013-11-13

    上傳用戶(hù)：lliuhhui

  • FPGA高級(jí)設(shè)計(jì)——時(shí)序分析和收斂

    FPGA

    標(biāo)簽： FPGA 高級(jí)設(shè)計(jì) 時(shí)序分析

    上傳時(shí)間： 2014-12-28

    上傳用戶(hù)：maqianfeng

  • 一種在FPGA上實(shí)現(xiàn)的FIR濾波器的資源優(yōu)化算法

    在數(shù)字濾波器中，F(xiàn)IR濾波器是一種結(jié)構(gòu)簡(jiǎn)單且總是穩(wěn)定的濾波器，同時(shí)也只有FIR濾波器擁有線(xiàn)性相位的特性。傳統(tǒng)的直接型濾波器運(yùn)算速度過(guò)慢，而改進(jìn)型的DA結(jié)構(gòu)的濾波器需要過(guò)高的芯片面積消耗大量的邏輯資源很難達(dá)到運(yùn)算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器，與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比，RAG算法簡(jiǎn)化了FIR濾波器乘法模塊的結(jié)構(gòu)，減少了邏輯資源的消耗和硬件實(shí)現(xiàn)面積，提高了計(jì)算速度。本文設(shè)計(jì)的16階FIR濾波器用VerilogHDL進(jìn)行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實(shí)驗(yàn)表明基于RAG算法的FIR濾波器達(dá)到了邏輯資源的節(jié)約和運(yùn)算速度的提高的整體優(yōu)化效果。

    標(biāo)簽： FPGA FIR 濾波器 優(yōu)化算法

    上傳時(shí)間： 2014-12-28

    上傳用戶(hù)：feilinhan

  • FPGA設(shè)計(jì)高級(jí)進(jìn)階

    對(duì)fpga時(shí)序和亞穩(wěn)態(tài)比較詳盡的介紹

    標(biāo)簽： FPGA 進(jìn)階

    上傳時(shí)間： 2013-10-16

    上傳用戶(hù)：truth12

  • 基于FPGA的MIMU信號(hào)處理技術(shù)研究

    為了實(shí)現(xiàn)低成本的MEMS慣性測(cè)量組合應(yīng)用于現(xiàn)有應(yīng)用系統(tǒng)或測(cè)試系統(tǒng)，提出了一種基于FPGA的MIMU信號(hào)處理技術(shù)方案，并完成系統(tǒng)的軟硬件設(shè)計(jì)。該系統(tǒng)實(shí)現(xiàn)了采集現(xiàn)有MIMU輸出的RS422數(shù)字信號(hào)，將其轉(zhuǎn)換為目前激光或光纖陀螺的脈沖調(diào)制頻率信號(hào)，使之能夠應(yīng)用于現(xiàn)有應(yīng)用系統(tǒng)或測(cè)試系統(tǒng)。實(shí)際應(yīng)用表面，該系統(tǒng)能夠?qū)崿F(xiàn)預(yù)期功能，達(dá)到了設(shè)計(jì)要求。

    標(biāo)簽： FPGA MIMU 信號(hào)處理 技術(shù)研究

    上傳時(shí)間： 2013-10-13

    上傳用戶(hù)：yulg

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