隨著當(dāng)今科學(xué)技術(shù)的迅猛發(fā)展，數(shù)字圖像處理技術(shù)正在各個(gè)行業(yè)得到廣泛的應(yīng)用，而FPGA技術(shù)的不斷成熟改變了通常采用并行計(jì)算機(jī)或數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)等作為嵌入式處理器的慣例。可編程邏輯器件(FPGA)憑借其較低的開發(fā)成本、較高的并行處理速度、較大的靈活性及其較短的開發(fā)周期等特點(diǎn)，在圖像處理系統(tǒng)中有獨(dú)特的優(yōu)勢(shì)。 本文提出了一種基于FPGA的圖像采集處理系統(tǒng)解決方案，并選用低成本高性能的Altera公司的CycloneIII系列FPGA EP3C40F324為核心，設(shè)計(jì)開發(fā)了圖像采集處理的軟硬件綜合系統(tǒng)。文章闡述了如何在FPGA中嵌入NiosII軟核處理器并完成圖像采集處理系統(tǒng)功能的設(shè)計(jì)方案。硬件電路上，系統(tǒng)設(shè)計(jì)了三塊電路板：FPGA核心處理板、圖像采集卡、圖像顯示卡，其中通過(guò)I2C總線對(duì)采集卡的工作模式進(jìn)行配置，在采集模塊控制下，將采集到的圖像數(shù)據(jù)存儲(chǔ)到SDRAM；根據(jù)VGA顯示原理及其時(shí)序關(guān)系，設(shè)計(jì)了VGA顯示輸出控制模塊，合成了VGA工作的控制信號(hào)，又根據(jù)VGA顯示器的工業(yè)標(biāo)準(zhǔn)，合成VGA接口的水平和幀同步信號(hào)。邏輯硬件上，應(yīng)用SOPCBuilder工具生成了FPGA內(nèi)部的邏輯硬件功能模塊，定制了NiosII IP core、CMOS圖像采集模塊、VGA Controller及其I2C總線接口，系統(tǒng)各模塊間通過(guò)Avalon總線連接起來(lái)。軟件部分，在NiosII內(nèi)核處理器上實(shí)現(xiàn)了彩色圖像顏色空間轉(zhuǎn)換、二值化、形態(tài)學(xué)腐蝕處理及其目標(biāo)定位等算法。實(shí)驗(yàn)結(jié)果證明了本文提出的方案及算法的正確性，可行性。
標(biāo)簽： FPGA 圖像采集 處理系統(tǒng)
上傳時(shí)間： 2013-08-05
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隨著計(jì)算機(jī)和微電子技術(shù)的飛速發(fā)展，基于數(shù)字信號(hào)處理的示波器、信號(hào)發(fā)生器、邏輯分析儀和頻譜分析儀等測(cè)量?jī)x器已經(jīng)應(yīng)用到各個(gè)領(lǐng)域并且發(fā)揮著重要作用，但這些儀器昂貴的價(jià)格阻礙了它們的普遍使用。 本文針對(duì)電子測(cè)量?jī)x器技術(shù)發(fā)展和普及的情況，結(jié)合用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的優(yōu)勢(shì)，研究一種基于FPGA的輔助性獨(dú)立電予測(cè)量?jī)x器的軟件系統(tǒng)。這種儀器可以作為數(shù)模混合電路測(cè)試和驗(yàn)證的工具，用來(lái)觀察模擬信號(hào)波形、數(shù)字信號(hào)時(shí)序波形、模擬信號(hào)的幅度頻譜，也可以用來(lái)產(chǎn)生DDS信號(hào)。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺(tái)來(lái)實(shí)現(xiàn)單片DSP系統(tǒng)，這種芯片成本低廉、工作速度快、技術(shù)兼容性好；在軟件設(shè)計(jì)上，采用基于FPGA的可編程數(shù)字邏輯設(shè)計(jì)方法，這種方法具有開發(fā)難度小、功能擴(kuò)展簡(jiǎn)單等優(yōu)點(diǎn)。設(shè)計(jì)中采用的關(guān)鍵技術(shù)包括：基于FPGA和IP Core的Verilog HDL設(shè)計(jì)、數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)處理以及數(shù)據(jù)波形的實(shí)時(shí)顯示。對(duì)這些技術(shù)的研究探討不僅有理論研究?jī)r(jià)值，在科學(xué)實(shí)驗(yàn)和產(chǎn)品設(shè)計(jì)中同樣具有重要的實(shí)用價(jià)值。系統(tǒng)的設(shè)計(jì)以低資源、高性能為目標(biāo)，設(shè)計(jì)中采用了科學(xué)的模塊劃分、設(shè)計(jì)與集成的方法，在保持原四種信號(hào)處理功能不變的前提下，盡量多的節(jié)約各種FPGA資源，為實(shí)現(xiàn)低成本的輔助電子測(cè)量?jī)x器提供了可能。
標(biāo)簽： FPGA 多功能電子 測(cè)量系統(tǒng)
上傳時(shí)間： 2013-06-05
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隨著我國(guó)工業(yè)和國(guó)民經(jīng)濟(jì)的快速發(fā)展，電網(wǎng)負(fù)荷急劇增加，特別是沖擊性、非線性負(fù)荷所占比重不斷加大，使得供電電壓發(fā)生波動(dòng)和閃變，嚴(yán)重影響著電網(wǎng)的電能質(zhì)量。根據(jù)國(guó)際電工委員會(huì)(IEC)電磁兼容(EMC)標(biāo)準(zhǔn)IEC61000-3-7以及國(guó)標(biāo)GB12326-2000，電壓波動(dòng)和閃變己成為衡量電能質(zhì)量的重要指標(biāo)。 電壓波動(dòng)和閃變作為衡量電能質(zhì)量的重要指標(biāo)，能更直接、迅速地反映出電網(wǎng)的供電質(zhì)量。然而，目前國(guó)內(nèi)還沒(méi)有很好的電壓波動(dòng)與閃變測(cè)量的數(shù)字信號(hào)處理方法。為此，論文在深入研究電壓波動(dòng)和閃變測(cè)量技術(shù)的基礎(chǔ)上，提出一種基于Simulink/DSP Builder的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方法，利用DSP Builder工具將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言VHDL文件，避免了VHDL語(yǔ)言手動(dòng)編寫系統(tǒng)的煩瑣過(guò)程，從而能夠?qū)⒏嗑杏谙到y(tǒng)算法的優(yōu)化上。該方法充分利用Matlab/Simulink系統(tǒng)建模的優(yōu)勢(shì)，同時(shí)也能夠發(fā)揮FPGA并行執(zhí)行速度快、測(cè)量精度高的優(yōu)點(diǎn)。 論文首先介紹了電壓波動(dòng)和閃變的基木概念、特征量，闡述了電壓波動(dòng)與閃變的測(cè)量原理，分析比較了現(xiàn)有測(cè)量方法和裝置的特點(diǎn)和優(yōu)劣。然后依據(jù)電壓波動(dòng)與閃變測(cè)量的IEC標(biāo)準(zhǔn)以及國(guó)家標(biāo)準(zhǔn)，在對(duì)電壓波動(dòng)與閃變測(cè)量模擬仿真的基礎(chǔ)上研究其數(shù)字化實(shí)現(xiàn)方法，即采用數(shù)字濾波的方式在Simulink/DSP Builder工具下設(shè)計(jì)電壓波動(dòng)與閃變測(cè)量系統(tǒng)的數(shù)字模型。同時(shí)在ModelSim SE6.1d軟件下進(jìn)行了系統(tǒng)功能仿真，并且在Altera公司的FPGA設(shè)計(jì)軟件QuartusⅡ6.0下進(jìn)行了系統(tǒng)時(shí)序仿真。 仿真結(jié)果表明，基于Simulink/DSP Builder窗口化的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方案，設(shè)計(jì)簡(jiǎn)單、快捷高效，能夠滿足電壓波動(dòng)和閃變測(cè)量最初的系統(tǒng)設(shè)計(jì)要求，為進(jìn)一步從事電壓波動(dòng)和閃變測(cè)量研究提供了一種全新的設(shè)計(jì)理念，具有一定的理論與現(xiàn)實(shí)意義。
標(biāo)簽： FPGA 電壓波動(dòng) 測(cè)量
上傳時(shí)間： 2013-07-10
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電力電子裝置的控制技術(shù)隨著電力電子技術(shù)的發(fā)展而愈來(lái)愈復(fù)雜。開關(guān)電源是現(xiàn)代電力電子設(shè)備中不可或缺的組成部分，其質(zhì)量的優(yōu)劣以及體積的大小直接影響電子設(shè)備整體性能。高頻化、小型化、數(shù)字化是開關(guān)電源的發(fā)展方向。 在應(yīng)用數(shù)字技術(shù)進(jìn)行控制系統(tǒng)設(shè)計(jì)時(shí)，數(shù)字控制器的性能決定了控制系統(tǒng)的整體性能。數(shù)字化電力電子設(shè)備中的控制部分多以MCU/DSP為核心，以軟件實(shí)現(xiàn)離散域的運(yùn)算及控制。在很多高頻應(yīng)用的場(chǎng)合，目前常用的控制器(高性能單片機(jī)或DSP)的速度往往不能完全滿足要求。FPGA具有設(shè)計(jì)靈活、集成度高、速度快、設(shè)計(jì)周期短等優(yōu)點(diǎn)，與單片機(jī)和DSP相比，F(xiàn)PGA具有更高的處理速度。同時(shí)FPGA應(yīng)用在數(shù)字化電力電子設(shè)備中，還可以大大簡(jiǎn)化控制系統(tǒng)結(jié)構(gòu)，并可實(shí)現(xiàn)多種高速算法，具有較高的性價(jià)比。 依據(jù)FPGA的這些突出優(yōu)點(diǎn)，本文將FPGA應(yīng)用于直流開關(guān)電源控制器設(shè)計(jì)中，以實(shí)現(xiàn)開關(guān)電源數(shù)字化和高頻化的要求。主要研究工作如下： 介紹了基于FPGA的DC/DC數(shù)字控制器中A/D采樣控制、數(shù)字PI算法的實(shí)現(xiàn)；重點(diǎn)描述了采用混合PWM方法實(shí)現(xiàn)高分辨率、高精度數(shù)字PWM的設(shè)計(jì)方案，并對(duì)各模塊進(jìn)行了仿真測(cè)試；用FPGA開發(fā)板進(jìn)行了一部分系統(tǒng)的仿真和實(shí)際結(jié)果的檢測(cè)，驗(yàn)證了文中的分析結(jié)論，證實(shí)了可編程邏輯器件在直流開關(guān)電源控制器設(shè)計(jì)中的應(yīng)用優(yōu)勢(shì)。
上傳時(shí)間： 2013-07-23
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圖像是人類智能活動(dòng)重要的信息來(lái)源之一，是人類相互交流和認(rèn)識(shí)世界的主要媒體。隨著信息高速公路、數(shù)字地球概念的提出，人們對(duì)圖像處理技術(shù)的需求與日劇增，同時(shí)VLSI技術(shù)的發(fā)展給圖像處理技術(shù)的應(yīng)用提供了廣闊的平臺(tái)。圖像處理技術(shù)是圖像識(shí)別和分析的基礎(chǔ)，所以圖像處理技術(shù)對(duì)整個(gè)圖像工程來(lái)說(shuō)就非常重要，對(duì)圖像處理技術(shù)的實(shí)現(xiàn)的研究也就具有重要的理論意義與實(shí)用價(jià)值，包括對(duì)傳統(tǒng)算法的改進(jìn)和硬件實(shí)現(xiàn)的研究。仿生算法的興起為圖像處理問(wèn)題的解決提供了一條十分有效的新途徑；FPGA技術(shù)的發(fā)展為圖像處理的硬件實(shí)現(xiàn)提供了有效的平臺(tái)。 @@ 本文在詳細(xì)介紹鄰域圖像處理算法及其數(shù)據(jù)結(jié)構(gòu)、遺傳算法和蟻群算法基本原理的基礎(chǔ)上，將其應(yīng)用于圖像增強(qiáng)和圖像分割的圖像處理問(wèn)題之中，并將其用FPGA技術(shù)實(shí)現(xiàn)。論文中采用遺傳算法自適應(yīng)的確定非線性變換函數(shù)的參數(shù)對(duì)圖像進(jìn)行增強(qiáng)，在采用FPGA來(lái)實(shí)現(xiàn)的過(guò)程中先對(duì)系統(tǒng)進(jìn)行模塊劃分，主要分為初始化模塊、選擇模塊、適應(yīng)度模塊、控制模塊等，然后利用VHDL語(yǔ)言描述各個(gè)功能模塊，為了提高設(shè)計(jì)效率，利用IP核進(jìn)行存儲(chǔ)器設(shè)計(jì)，利用DSP Builder進(jìn)行數(shù)學(xué)運(yùn)算處理。時(shí)序控制是整個(gè)系統(tǒng)設(shè)計(jì)的核心，為盡量避免毛刺現(xiàn)象，各模塊的時(shí)序控制都是采用單進(jìn)程的Moore狀態(tài)機(jī)實(shí)現(xiàn)的。在圖像分割環(huán)節(jié)中，圖像分割問(wèn)題轉(zhuǎn)換為求圖像的最大熵問(wèn)題，采用蟻群算法對(duì)改進(jìn)的最大熵確定的適應(yīng)度函數(shù)進(jìn)行優(yōu)化，并對(duì)基于FPGA和蟻群算法實(shí)現(xiàn)圖像分割的各個(gè)模塊設(shè)計(jì)進(jìn)行了詳細(xì)介紹。 @@ 對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析表明遺傳算法和蟻群算法在數(shù)字圖像處理中的使用明顯改善了處理的效果，在利用FPGA實(shí)現(xiàn)遺傳算法和蟻群算法的整個(gè)設(shè)計(jì)過(guò)程中由于充分發(fā)揮了FPGA的并行計(jì)算能力及流水線技術(shù)的應(yīng)用，大大提高算法的運(yùn)行速度。 @@關(guān)鍵詞：圖像處理；遺傳算法；蟻群算法；FPGA
標(biāo)簽： FPGA 數(shù)字圖像處理
上傳時(shí)間： 2013-06-03
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矩陣運(yùn)算是描述許多工程問(wèn)題中不可缺少的數(shù)學(xué)關(guān)系，矩陣運(yùn)算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點(diǎn)，并且隨著動(dòng)態(tài)可配置技術(shù)的發(fā)展，靈活性也有了很大的提高。因此，尋找矩陣運(yùn)算的高速實(shí)現(xiàn)方法是具有很大的現(xiàn)實(shí)意義，能夠?yàn)楦咚龠\(yùn)算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實(shí)用性與商用性，本文主要針對(duì)某種體積小、運(yùn)算速度和性能要求很高的特殊場(chǎng)合設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的矩陣運(yùn)算功能。通過(guò)系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計(jì)原理、DSP接口、IEEE-754標(biāo)準(zhǔn)，深入學(xué)習(xí)浮點(diǎn)數(shù)及矩陣的基礎(chǔ)運(yùn)算以及硬件編程語(yǔ)言等內(nèi)容，根據(jù)矩陣運(yùn)算的特點(diǎn)和原理，討論了硬件設(shè)計(jì)方面重點(diǎn)對(duì)具體核心器件結(jié)構(gòu)、特點(diǎn)以及有關(guān)FPGA的設(shè)計(jì)流程和控制器Verilog HDL硬件編程語(yǔ)言代碼方面內(nèi)容，確定了基于FPGA浮點(diǎn)運(yùn)算及矩陣運(yùn)算單元的Verilog HDL設(shè)計(jì)方法，在Quartus II平臺(tái)上對(duì)其仿真、記錄運(yùn)算結(jié)果，并對(duì)采集到的數(shù)據(jù)結(jié)果進(jìn)行了深入分析與總結(jié)。 本設(shè)計(jì)通過(guò)幾種矩陣算法利用FPGA和MATLAB分別進(jìn)行了實(shí)現(xiàn)測(cè)試，驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，證明了本設(shè)計(jì)中矩陣運(yùn)算速率的實(shí)用性與高效性，提高了系統(tǒng)資源利用率和系統(tǒng)可靠性，為今后在工程、軍事、通訊等生產(chǎn)生活各個(gè)領(lǐng)域應(yīng)用打下良好基礎(chǔ)。
上傳時(shí)間： 2013-07-07
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軟件無(wú)線電（Software Defined Radio）是無(wú)線通信系統(tǒng)收發(fā)信機(jī)的發(fā)展方向，它使得通信系統(tǒng)的設(shè)計(jì)者可以將主要精力集中到收發(fā)機(jī)的數(shù)字處理上，而不必過(guò)多關(guān)注電路實(shí)現(xiàn)。在進(jìn)行數(shù)字處理時(shí)，常用的方案包括現(xiàn)場(chǎng)可編程門陣列（FPGA）、數(shù)字信號(hào)處理器（DSP）和專用集成電路（ASIC）。FPGA以其相對(duì)較低的功耗和相對(duì)較低廉的成本，成為許多通信系統(tǒng)的首先方案。正是在這樣的前提下，本課題結(jié)合軟件無(wú)線電技術(shù)，研究并實(shí)現(xiàn)基于FPGA的數(shù)字收發(fā)信機(jī)。 @@ 本論文主要研究了發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu)和相關(guān)的硬件實(shí)現(xiàn)問(wèn)題。首先，從理論上對(duì)發(fā)射機(jī)和接收機(jī)結(jié)構(gòu)進(jìn)行研究，找到收發(fā)信機(jī)設(shè)計(jì)中關(guān)鍵問(wèn)題。其次，在理論上有深刻認(rèn)識(shí)的基礎(chǔ)上，以FPGA為手段，將反饋控制算法、反饋補(bǔ)償算法和前饋補(bǔ)償算法落實(shí)到硬件電路上。同步一直是數(shù)字通信系統(tǒng)中的關(guān)鍵問(wèn)題，它也是本文的研究重點(diǎn)。本文在研究了已有各種同步方法的基礎(chǔ)上，設(shè)計(jì)了一種新的同步方法和相應(yīng)的接收機(jī)結(jié)構(gòu)，并以硬件電路將其實(shí)現(xiàn)。最后，針對(duì)所設(shè)計(jì)的硬件系統(tǒng)，本文還進(jìn)行了充分的硬件系統(tǒng)測(cè)試。硬件測(cè)試的各項(xiàng)數(shù)據(jù)結(jié)果表明系統(tǒng)設(shè)計(jì)方案是可行的，基本實(shí)現(xiàn)了數(shù)字中頻收發(fā)機(jī)系統(tǒng)的設(shè)計(jì)要求。 @@ 本文中發(fā)射機(jī)系統(tǒng)是以Altera公司EP2C70F672C6為硬件平臺(tái)，接收機(jī)系統(tǒng)以Altera公司EP2S180F1020C3為硬件平臺(tái)。收發(fā)系統(tǒng)均是在Ouartus Ⅱ 8．0環(huán)境下，通過(guò)編寫Verilog HDL代碼和調(diào)用Altera IP core加以實(shí)現(xiàn)。在將設(shè)計(jì)方案落實(shí)到硬件電路實(shí)現(xiàn)之前，各種算法均使用MATLAB進(jìn)行原理仿真，并在MATLAB仿真得到正確結(jié)果的基礎(chǔ)上，使用Quartus Ⅱ 8．0中的功能仿真工具和時(shí)序仿真工具進(jìn)行了前仿真和后仿真。所有仿真結(jié)果無(wú)誤后，可下載至硬件平臺(tái)進(jìn)行調(diào)試，通過(guò)Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實(shí)時(shí)觀察電路中各點(diǎn)信號(hào)的變化情況，并結(jié)合示波器和頻譜儀，得到硬件測(cè)試結(jié)果。 @@關(guān)鍵詞：SDR；數(shù)字收發(fā)機(jī)；FPGA；載波同步；符號(hào)同步
標(biāo)簽： FPGA 數(shù)字中頻 收發(fā)信機(jī)
上傳時(shí)間： 2013-04-24
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卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無(wú)線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實(shí)現(xiàn)結(jié)構(gòu)比較簡(jiǎn)單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實(shí)現(xiàn)Viterbi譯碼器的設(shè)計(jì)方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計(jì)可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實(shí)意義。 本文設(shè)計(jì)了基于FPGA的高速Viterbi譯碼器。在對(duì)Viterbi譯碼算法深入研究的基礎(chǔ)上，重點(diǎn)研究了Viterbi譯碼器核心組成模塊的電路實(shí)現(xiàn)算法。本設(shè)計(jì)中分支度量計(jì)算模塊采用只計(jì)算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語(yǔ)言編寫程序，實(shí)現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(duì)(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運(yùn)用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測(cè)試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對(duì)各種模式的譯碼器進(jìn)行全面仿真驗(yàn)證，Xilinx ISE8.2i時(shí)序分析報(bào)告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺(tái)上進(jìn)一步測(cè)試譯碼器，譯碼器運(yùn)行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對(duì)本文設(shè)計(jì)的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計(jì)的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
上傳時(shí)間： 2013-06-24
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數(shù)字存儲(chǔ)示波器在儀器儀表領(lǐng)域中占有重要的地位，應(yīng)用范圍相當(dāng)廣泛，所以對(duì)示波器的研制有重要的理論和實(shí)際意義。本文針對(duì)數(shù)字存儲(chǔ)示波器的設(shè)計(jì)進(jìn)行了深入的研究，旨在研制出100MHz帶寬的數(shù)字存儲(chǔ)示波器。 從各個(gè)方面考慮，選用了DSP、FPGA和單片機(jī)的方案來(lái)設(shè)計(jì)整個(gè)系統(tǒng)。整個(gè)系統(tǒng)采用單通道的方式。信號(hào)進(jìn)來(lái)首先經(jīng)過(guò)前端的調(diào)理電路把信號(hào)電壓調(diào)整到AD的輸入電壓范圍之內(nèi)，這里調(diào)理電路主要是由信號(hào)衰減電路和信號(hào)放大電路所組成。調(diào)理后的信號(hào)再送到AD變換電路里面完成信號(hào)的數(shù)字化。然后把AD轉(zhuǎn)換后的數(shù)據(jù)送到FPGA中，并把數(shù)據(jù)保存到FPGA中的FIFO中，F(xiàn)PGA中的電路主要包括有FIFO、觸發(fā)系統(tǒng)、峰值檢測(cè)、時(shí)基電路等。 DSP處理器主要是用來(lái)從FIFO中提取數(shù)據(jù)并進(jìn)行相應(yīng)的處理。因?yàn)镈SP運(yùn)算速度快，所以本文利用DSP來(lái)完成濾波和波形重建的時(shí)候的插值算法等功能。然后DSP利用其多緩沖串口把數(shù)據(jù)送到單片機(jī)，單片機(jī)把從DSP中發(fā)送過(guò)來(lái)的數(shù)據(jù)顯示到LCD上，同時(shí)利用單片機(jī)來(lái)管理鍵盤等功能。在軟件方面主要完成了程序的一些初始化驅(qū)動(dòng)，比如說(shuō)是FLASH驅(qū)動(dòng)、LCD驅(qū)動(dòng)、DSP串口初始化、FPGA初始化等相關(guān)工作。 由于本文采用FPGA，使得數(shù)字存儲(chǔ)示波器的設(shè)計(jì)比較靈活，容易升級(jí)。可以根據(jù)自己的需要進(jìn)行相關(guān)的改進(jìn)，例如對(duì)外圍電路做進(jìn)一步地?cái)U(kuò)展。
標(biāo)簽： FPGA 數(shù)字存儲(chǔ)示波器
上傳時(shí)間： 2013-04-24
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在現(xiàn)代電子系統(tǒng)中，數(shù)字化已經(jīng)成為發(fā)展的必然趨勢(shì)，接收機(jī)數(shù)字化是電子系統(tǒng)數(shù)字化中的一項(xiàng)重要內(nèi)容，對(duì)數(shù)字化接收機(jī)的研究具有重要的意義。隨著數(shù)字化理論和微電子技術(shù)的迅速發(fā)展，高速的中頻數(shù)字化接收機(jī)的實(shí)現(xiàn)已經(jīng)成為可能。本文研究了一種基于FPGA的軟件無(wú)線電數(shù)字接收平臺(tái)的設(shè)計(jì)，并著重研究了其中數(shù)字中頻處理單元的設(shè)計(jì)和實(shí)現(xiàn)。FPGA器件具有設(shè)計(jì)靈活、開發(fā)周期短和開發(fā)成本低等優(yōu)點(diǎn)，所以廣泛應(yīng)用于各種通信系統(tǒng)中。相比于傳統(tǒng)的DSP串行結(jié)構(gòu)，F(xiàn)PGA能夠進(jìn)行流水線性設(shè)計(jì)，對(duì)數(shù)據(jù)進(jìn)行并行處理，所以FPGA在進(jìn)行數(shù)據(jù)量大，要求實(shí)時(shí)處理的系統(tǒng)設(shè)計(jì)時(shí)有很大的優(yōu)勢(shì)。 本文首先首先分析了軟件無(wú)線電當(dāng)前的發(fā)展趨勢(shì)及技術(shù)現(xiàn)狀，針對(duì)存在的處理速度跟不上的DSP瓶頸問(wèn)題，提出了中頻軟件無(wú)線電的FPGA實(shí)現(xiàn)方案。本文以FPGA實(shí)現(xiàn)為重點(diǎn)，在深入分析軟件無(wú)線電相關(guān)理論的基礎(chǔ)上，著重研究和完成了中頻軟件無(wú)線電數(shù)字接收平臺(tái)兩大模塊的FPGA實(shí)現(xiàn)：數(shù)字下變頻相關(guān)模塊和數(shù)字調(diào)制解調(diào)模塊。其中，在深入研究數(shù)字下變頻實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，首先對(duì)數(shù)字下變頻模塊的數(shù)控振蕩器(NCO)采用了直接頻率合成技術(shù)(DDS)實(shí)現(xiàn)，其頻率分辨率高，靈活，易于實(shí)現(xiàn)；高效抽取濾波器組由積分梳狀濾波器(CIC)，半帶濾波器(HB)，F(xiàn)IR濾波器組成。對(duì)積分梳狀濾波器(CIC)本文采用了Hogenaur“剪除”理論對(duì)內(nèi)部寄存器的位寬進(jìn)行改進(jìn)，極大地節(jié)約了資源，提高了運(yùn)行速率。對(duì)FIR濾波器和半帶濾波器采用了(DA)分布式算法，它的運(yùn)行速度只與數(shù)據(jù)的寬度有關(guān)，只有加減法運(yùn)算和二進(jìn)制除法，既縮減了系統(tǒng)資源又大大節(jié)省了運(yùn)算時(shí)間，實(shí)現(xiàn)了高效的實(shí)時(shí)處理。對(duì)數(shù)字調(diào)制解調(diào)模塊，重點(diǎn)研究和完成了2ASK和2FSK的調(diào)制解調(diào)的FPGA實(shí)現(xiàn)，模塊有很好的通用性，能方便地移植到其它的系統(tǒng)中。在文章的最后還對(duì)整個(gè)系統(tǒng)進(jìn)行了Matlab仿真，驗(yàn)證了系統(tǒng)設(shè)計(jì)思想的正確性。在系統(tǒng)各個(gè)關(guān)鍵模塊的設(shè)計(jì)過(guò)程中，都是先依據(jù)一定的設(shè)計(jì)指標(biāo)進(jìn)行verilog編程，然后再在Quartus軟件中編譯，時(shí)序仿真測(cè)試，并與Matlab仿真結(jié)果進(jìn)行對(duì)比，驗(yàn)證設(shè)計(jì)的正確性。
標(biāo)簽： FPGA 軟件無(wú)線電 數(shù)字接收機(jī)
上傳時(shí)間： 2013-05-18
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