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FPGA-plus

  • FPGA-plus講解 PPT

    講述fpga的幻燈片,很有用的講解。主要涉及到FPGA-plus方面的知識(shí)。

    標(biāo)簽: FPGA-plus

    上傳時(shí)間: 2013-08-15

    上傳用戶:2467478207

  • 講述fpga的幻燈片

    講述fpga的幻燈片,很有用的講解。主要涉及到FPGA-plus方面的知識(shí)。

    標(biāo)簽: fpga 幻燈

    上傳時(shí)間: 2014-08-13

    上傳用戶:xhz1993

  • 采用Altera公司的FPGA芯片,在MAX+plus II軟件平臺(tái)上實(shí)現(xiàn)多路HDLC電路

    采用Altera公司的FPGA芯片,在MAX+plus II軟件平臺(tái)上實(shí)現(xiàn)多路HDLC電路

    標(biāo)簽: Altera FPGA HDLC plus

    上傳時(shí)間: 2013-08-16

    上傳用戶:ommshaggar

  • 基于FPGA 的出租車計(jì)價(jià)器系統(tǒng)設(shè)計(jì)

    摘要: 本文介紹了基于FPGA 的出租車計(jì)價(jià)器系統(tǒng)的功能、設(shè)計(jì)思想和實(shí)現(xiàn), 該設(shè)計(jì)采用模塊化自上而下的層次化設(shè)計(jì),頂\r\n層設(shè)計(jì)有5 個(gè)模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計(jì)。在Max+plusⅡ下實(shí)現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯\r\n片中。完成了可預(yù)置自動(dòng)計(jì)費(fèi)、自動(dòng)計(jì)程、計(jì)時(shí)、空車顯示等多功能計(jì)價(jià)器。由于FPGA 具有高密度、可編程及有強(qiáng)大的軟件\r\n支持等特點(diǎn),所以該設(shè)計(jì)具有功能強(qiáng)、靈活和可靠性高等特點(diǎn),具有一定的實(shí)用價(jià)值。

    標(biāo)簽: FPGA 出租車計(jì)價(jià)器 系統(tǒng)設(shè)計(jì)

    上傳時(shí)間: 2013-08-09

    上傳用戶:Zxcvbnm

  • FPGA設(shè)計(jì)重利用方法(Design Reuse Methodology)

      FPGAs have changed dramatically since Xilinx first introduced them just 15 years ago. In thepast, FPGA were primarily used for prototyping and lower volume applications; custom ASICswere used for high volume, cost sensitive designs. FPGAs had also been too expensive and tooslow for many applications, let alone for System Level Integration (SLI). Plus, the development

    標(biāo)簽: Methodology Design Reuse FPGA

    上傳時(shí)間: 2013-10-23

    上傳用戶:旗魚旗魚

  • 用VHDL 語言設(shè)計(jì)交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設(shè)計(jì)中的接線問題, 所以故障率低、可靠性高,

    用VHDL 語言設(shè)計(jì)交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設(shè)計(jì)中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。

    標(biāo)簽: VHDL FPGA CPLD PLUS

    上傳時(shí)間: 2013-12-28

    上傳用戶:zhengzg

  • 摘要: 本文介紹了基于FPGA 的出租車計(jì)價(jià)器系統(tǒng)的功能、設(shè)計(jì)思想和實(shí)現(xiàn), 該設(shè)計(jì)采用模塊化自上而下的層次化設(shè)計(jì),頂 層設(shè)計(jì)有5 個(gè)模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計(jì)。在Max+plus

    摘要: 本文介紹了基于FPGA 的出租車計(jì)價(jià)器系統(tǒng)的功能、設(shè)計(jì)思想和實(shí)現(xiàn), 該設(shè)計(jì)采用模塊化自上而下的層次化設(shè)計(jì),頂 層設(shè)計(jì)有5 個(gè)模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計(jì)。在Max+plusⅡ下實(shí)現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯 片中。完成了可預(yù)置自動(dòng)計(jì)費(fèi)、自動(dòng)計(jì)程、計(jì)時(shí)、空車顯示等多功能計(jì)價(jià)器。由于FPGA 具有高密度、可編程及有強(qiáng)大的軟件 支持等特點(diǎn),所以該設(shè)計(jì)具有功能強(qiáng)、靈活和可靠性高等特點(diǎn),具有一定的實(shí)用價(jià)值。

    標(biāo)簽: FPGA VHDL plus Max

    上傳時(shí)間: 2013-12-09

    上傳用戶:llandlu

  • MAX+plus II FPGA CPLD開發(fā)軟件完美無限制破解版

    MAX+plus II FPGA CPLD開發(fā)軟件完美無限制破解版

    標(biāo)簽: FPGA CPLD plus MAX

    上傳時(shí)間: 2014-01-07

    上傳用戶:sjyy1001

  • 本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD/FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂曲

    本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD/FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂曲發(fā)生器的設(shè)計(jì)方法, 并給出了設(shè)計(jì)的頂層電路圖和底層模塊的VHDL(或AHDL)源程序。該設(shè)計(jì)的正確性已通過硬件實(shí)驗(yàn)得到驗(yàn)證。

    標(biāo)簽: FPGA PLUS MAX CPLD

    上傳時(shí)間: 2014-02-01

    上傳用戶:wff

  • 基于FPGA的全同步數(shù)字頻率計(jì)的設(shè)計(jì).rar

    頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù),同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用,直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展,測頻系統(tǒng)使用時(shí)鐘的提高,測頻技術(shù)有了相當(dāng)大的發(fā)展,但不管是何種測頻方法,±1個(gè)計(jì)數(shù)誤差始終是限制測頻精度進(jìn)一步提高的一個(gè)重要因素。 本設(shè)計(jì)闡述了各種數(shù)字測頻方法的優(yōu)缺點(diǎn)。通過分析±1個(gè)計(jì)數(shù)誤差的來源得出了一種新的測頻方法:檢測被測信號,時(shí)基信號的相位,當(dāng)相位同步時(shí)開始計(jì)數(shù),相位再次同步時(shí)停止計(jì)數(shù),通過相位同步來消除計(jì)數(shù)誤差,然后再通過運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測頻原理,已經(jīng)出現(xiàn)了等精度的測頻方法,但是還存在±1的計(jì)數(shù)誤差。因此,本文根據(jù)等精度測頻原理中閘門時(shí)間只與被測信號同步,而不與標(biāo)準(zhǔn)信號同步的缺點(diǎn),通過分析已有等精度澳孽頻方法所存在±1個(gè)計(jì)數(shù)誤差的來源,采用了全同步的測頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計(jì)。根據(jù)全同步數(shù)字頻率計(jì)的測頻原理方框圖,采用VHDL語言,成功的編寫出了設(shè)計(jì)程序,并在MAX+PLUS Ⅱ軟件環(huán)境中,對編寫的VHDL程序進(jìn)行了仿真,得到了很好的效果。最后,又討論了全同步頻率計(jì)的硬件設(shè)計(jì)并給出了電路原理圖和PCB圖。對構(gòu)成全同步數(shù)字頻率計(jì)的每一個(gè)模塊,給出了較詳細(xì)的設(shè)計(jì)方法和完整的程序設(shè)計(jì)以及仿真結(jié)果。

    標(biāo)簽: FPGA 數(shù)字頻率計(jì)

    上傳時(shí)間: 2013-06-05

    上傳用戶:wys0120

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