異步FiFO是一種先進先出的電路，使用在需要產(chǎn)時數(shù)據(jù)接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數(shù)據(jù)的丟失概率不為零。如何設計一個高可靠性、高速的異步FiFO電路便成為一個難點。本設計介紹解決這一問題的一種方法。本設計采用VHDL語言的形式，在QuartusII的開發(fā)平臺下完成，繼而下載到FPGA中實現(xiàn)。
標簽： FiFO FPGA
上傳時間： 2013-07-30
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LM3S系列UART例程：發(fā)送FiFO觸發(fā)中斷原理
標簽： LM3S FiFO UART 發(fā)送
上傳時間： 2013-05-24
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LM3S系列UART例程：發(fā)送FiFO工作原理
上傳時間： 2013-04-24
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LM3S系列UART例程：以FiFO中斷方式發(fā)送
標簽： LM3S FiFO UART 中斷方式
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LM3S系列UART例程：以FiFO中斷方式接收
上傳時間： 2013-05-20
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上傳時間： 2013-06-12
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異步FiFO是用來適配不同時鐘域之間的相位差和頻率飄移的重要模塊。本文設計的異步FiFO采用了格雷（GRAY）變換技術和雙端口RAM實現(xiàn)了不同時鐘域之間的數(shù)據(jù)無損傳輸。該結構利用了GRAY變換的特點，使得整個系統(tǒng)可靠性高和抗干擾能力強，系統(tǒng)可以工作在讀寫時鐘頻率漂移達到正負300PPM的惡劣環(huán)境。并且由于采用了模塊化結構，使得系統(tǒng)具有良好的可擴充性。
標簽： FiFO GRAY RAM 適配
上傳時間： 2013-08-08
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使用Verilog編寫的同步FiFO，可通過設置程序中的DEPTH設置FiFO的深度，FiFO_WRITE_CLOCK上升沿向FiFO中寫入數(shù)據(jù)，\r\nFiFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)?b>FiFO上層操作簡單實用。
標簽： Verilog FiFO 編寫
上傳時間： 2013-08-12
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一篇關于FiFO設計以及FPGA設計的文章
上傳時間： 2013-08-19
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關鍵詞 CAN報文對象的FiFO模式應用摘 要 CAN通信實驗
標簽： FiFO CAN 通信 實驗
上傳時間： 2013-11-03
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