FIFO FPGA - 免費下載
VHDL/Verilog/EDA源碼資源
文件大小：856 K
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資源簡介
異步FIFO是一種先進先出的電路，使用在需要產時數據接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個高可靠性、高速的異步FIFO電路便成為一個難點。本設計介紹解決這一問題的一種方法。本設計采用VHDL語言的形式，在QuartusII的開發平臺下完成，繼而下載到FPGA中實現。
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