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GRID

  • pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

    PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設(shè)計(jì)之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:?jiǎn)?、雙層板之各層線路;多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍,不與零件腳相接。10. THERMAL PAD:多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD,一般稱為散熱孔或?qū)住?1. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. GRID : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn)),其原則如下:1. 一般測(cè)試點(diǎn)大小均為30-35mil,元件分布較密時(shí),測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil,一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上,避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽: layout design pcb 硬件工程師

    上傳時(shí)間: 2013-11-17

    上傳用戶:cjf0304

  • PCB設(shè)計(jì)問(wèn)題集錦

    PCB設(shè)計(jì)問(wèn)題集錦 問(wèn):PCB圖中各種字符往往容易疊加在一起,或者相距很近,當(dāng)板子布得很密時(shí),情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí),會(huì)產(chǎn)生錯(cuò)誤,但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多,有幾百個(gè),將其他更重要的錯(cuò)誤淹沒(méi)了,如何使Verify Design會(huì)略掉這種錯(cuò)誤,或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤?!?  答:可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問(wèn): What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答:這是有關(guān)制造方面的一個(gè)檢查,您沒(méi)有相關(guān)設(shè)定,所以可以不檢查。 問(wèn): 怎樣導(dǎo)出jop文件?答:應(yīng)該是JOB文件吧?低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件,方法如下STEP:FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件,再保存為JOB文件。 問(wèn): 怎樣導(dǎo)入reu文件?答:在ECO與Design 工具盒中都可以進(jìn)行,分別打開(kāi)ECO與Design 工具盒,點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問(wèn): 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件)和默認(rèn)的standardvi(如附件)在布線時(shí)V選擇1,怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事,因?yàn)橛袝r(shí)要使用兩種不同的過(guò)孔。答:PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件,如電源類只能用Standard VIA等等,這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問(wèn):為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答:首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒(méi)有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問(wèn):我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制,ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答: 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒(méi)有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門(mén)介紹. 問(wèn):用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5),不知有什么辦法可以輕易想拉起左就左,右就右。答: 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問(wèn): 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起,而你教程里都會(huì)好好的(圖8)答:這可能還是與您的GRID 設(shè)置有關(guān),不過(guò)沒(méi)有問(wèn)題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺(jué),每個(gè)軟件都不相同,所以需要多練習(xí)。 問(wèn): 尊敬的老師:您好!這個(gè)圖已經(jīng)畫(huà)好了,但我只對(duì)(如圖1)一種的完全間距進(jìn)行檢查,怎么錯(cuò)誤就那么多,不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下,如果還有什么問(wèn)題請(qǐng)指出來(lái),本人在改進(jìn)。謝?。。。?!答:請(qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問(wèn): U101元件已建好,但元件框的拐角處不知是否正確,請(qǐng)幫忙CHECK 答:元件框等可以通過(guò)修改編輯來(lái)完成。問(wèn): U102和U103元件沒(méi)建完全,在自動(dòng)建元件參數(shù)中有幾個(gè)不明白:如:SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫(xiě)什么數(shù)值,還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置,以及SILK內(nèi)有個(gè)圓圈怎么才能畫(huà)得與該元件參數(shù)一致。 答:Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。

    標(biāo)簽: PCB 設(shè)計(jì)問(wèn)題 集錦

    上傳時(shí)間: 2014-01-03

    上傳用戶:Divine

  • IC封裝製程簡(jiǎn)介(IC封裝制程簡(jiǎn)介)

    半導(dǎo)體的產(chǎn)品很多,應(yīng)用的場(chǎng)合非常廣泛,圖一是常見(jiàn)的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來(lái)劃分類別,圖一中不同類別的英文縮寫(xiě)名稱原文為   PDID:Plastic Dual Inline Package SOP:Small Outline Package SOJ:Small Outline J-Lead Package PLCC:Plastic Leaded Chip Carrier QFP:Quad Flat Package PGA:Pin GRID Array BGA:Ball GRID Array         雖然半導(dǎo)體元件的外型種類很多,在電路板上常用的組裝方式有二種,一種是插入電路板的銲孔或腳座,如PDIP、PGA,另一種是貼附在電路板表面的銲墊上,如SOP、SOJ、PLCC、QFP、BGA。    從半導(dǎo)體元件的外觀,只看到從包覆的膠體或陶瓷中伸出的接腳,而半導(dǎo)體元件真正的的核心,是包覆在膠體或陶瓷內(nèi)一片非常小的晶片,透過(guò)伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件,從上方的玻璃窗可看到內(nèi)部的晶片,圖三是以顯微鏡將內(nèi)部的晶片放大,可以看到晶片以多條銲線連接四周的接腳,這些接腳向外延伸並穿出膠體,成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂,那是使用不當(dāng)引發(fā)過(guò)電流而燒毀,致使晶片失去功能,這也是一般晶片遭到損毀而失效的原因之一。   圖四是常見(jiàn)的LED,也就是發(fā)光二極體,其內(nèi)部也是一顆晶片,圖五是以顯微鏡正視LED的頂端,可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線,若以LED二支接腳的極性來(lái)做分別,晶片是貼附在負(fù)極的腳上,經(jīng)由銲線連接正極的腳。當(dāng)LED通過(guò)正向電流時(shí),晶片會(huì)發(fā)光而使LED發(fā)亮,如圖六所示。     半導(dǎo)體元件的製作分成兩段的製造程序,前一段是先製造元件的核心─晶片,稱為晶圓製造;後一段是將晶中片加以封裝成最後產(chǎn)品,稱為IC封裝製程,又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟,在本章節(jié)中將簡(jiǎn)介這兩段的製造程序。

    標(biāo)簽: 封裝 IC封裝 制程

    上傳時(shí)間: 2013-11-04

    上傳用戶:372825274

  • PCB LAYOUT初學(xué)者必看!

    PCB LAYOUT技術(shù)大全---初學(xué)者必看!  PROTEL相關(guān)疑問(wèn) 1.原理圖常見(jiàn)錯(cuò)誤: (1)ERC報(bào)告管腳沒(méi)有接入信號(hào): a. 創(chuàng)建封裝時(shí)給管腳定義了I/O屬性; b.創(chuàng)建元件或放置元件時(shí)修改了不一致的GRID屬性,管腳與線沒(méi)有連上; c. 創(chuàng)建元件時(shí)pin方向反向,必須非pin name端連線。 (2)元件跑到圖紙界外:沒(méi)有在元件庫(kù)圖表紙中心創(chuàng)建元件。 (3)創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb:生成netlist時(shí)沒(méi)有選擇為global。 (4)當(dāng)使用自己創(chuàng)建的多部分組成的元件時(shí),千萬(wàn)不要使用annotate. 2.PCB中常見(jiàn)錯(cuò)誤: (1)網(wǎng)絡(luò)載入時(shí)報(bào)告NODE沒(méi)有找到: a. 原理圖中的元件使用了pcb庫(kù)中沒(méi)有的封裝;  b. 原理圖中的元件使用了pcb庫(kù)中名稱不一致的封裝; c. 原理圖中的元件使用了pcb庫(kù)中pin number不一致的封裝。如三極管:sch中pin number 為e,b,c, 而pcb中為1,2,3。

    標(biāo)簽: LAYOUT PCB 初學(xué)者

    上傳時(shí)間: 2013-10-20

    上傳用戶:kbnswdifs

  • 很好一套庫(kù)存管理

    很好一套庫(kù)存管理,可惜是英文版但絕對(duì)是好東西,認(rèn)真學(xué)習(xí),你會(huì)學(xué)到很多ADO,GRID的東西,報(bào)表水晶報(bào)表8.0以上

    標(biāo)簽: 庫(kù)存管理

    上傳時(shí)間: 2015-01-22

    上傳用戶:refent

  • This a full 3-tier dababase application which includes a activex dll project(business objects) and a

    This a full 3-tier dababase application which includes a activex dll project(business objects) and a standard exe(UI). Besides all the database techniques it demonstrates, it also shows how to make MSHFlexGRID a editable GRID(with combobox, checkbox, datetimepicker) and how to merge a toolbar for multi forms.

    標(biāo)簽: application dababase business includes

    上傳時(shí)間: 2014-01-01

    上傳用戶:qq21508895

  • This a very simple Yee algorithm 3D FDTD code in C implementing the free space form of Maxwell s equ

    This a very simple Yee algorithm 3D FDTD code in C implementing the free space form of Maxwell s equations on a Cartesian GRID. There are no internal materials or geometry. The code as delivered simulates an idealized rectangular waveguide by treating the interior of the mesh as free space/air and enforcing PEC (Perfect Electric Conductor) conditions on the faces of the mesh.

    標(biāo)簽: implementing algorithm Maxwell simple

    上傳時(shí)間: 2015-05-14

    上傳用戶:水中浮云

  • The C# program will display a mine field, plant mines, and provide hints on the number of mines arou

    The C# program will display a mine field, plant mines, and provide hints on the number of mines around each GRID. The player can therefore enjoy a typical Minesweeper game on a Smartphone.

    標(biāo)簽: mines program display provide

    上傳時(shí)間: 2013-12-19

    上傳用戶:xuanjie

  • LINEINTRGAL Line Integral in a 2D Vector Field. LINEINTRGAL(X,Y,U,V,C) computes the line integral a

    LINEINTRGAL Line Integral in a 2D Vector Field. LINEINTRGAL(X,Y,U,V,C) computes the line integral along the lines given in cell array C. X and Y define the coordinates of a rectangular GRID over which U and V are defined. X and Y must be monotonic and 2D plaid as % produced by MESHGRID. X, Y, U, and V must all be the same size.

    標(biāo)簽: LINEINTRGAL Integral computes integral

    上傳時(shí)間: 2014-01-13

    上傳用戶:hwl453472107

  • an external program called from Adam s FitnessFunction class in order to evaluate the fitness of a

    an external program called from Adam s FitnessFunction class in order to evaluate the fitness of a genome within a distributed GRID.

    標(biāo)簽: FitnessFunction external evaluate program

    上傳時(shí)間: 2015-09-25

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