1．設計（論文）的主要任務及目標 （1） 研究SOPC理論如何應用于以太網(wǎng)終端設計； （2） 研究如何使用EDK軟件和IP核搭建整個設計硬件結(jié)構(gòu)； （3） 在開發(fā)板上實現(xiàn)以太網(wǎng)終端設計，驗證整個結(jié)論。 2．設計（論文）的基本要求和內(nèi)容 （1） 符合以太網(wǎng)設計的基本概念和原理； （2） 能準確運用EDK軟件在嵌入式系統(tǒng)設計中的優(yōu)勢； （3） 選取合適的對象，并構(gòu)造合理的以太網(wǎng)模型。 圖 Xilinx的SOPC設計流程
上傳時間： 2013-12-20
上傳用戶：qwer0574
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項
上傳時間： 2015-01-01
上傳用戶：wangyi39
Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上達到均衡； （2）包括低功耗6G和10G串行收發(fā)器； （3）總功耗比6G Arria II FPGA低40%； （4）豐富的硬核IP模塊，提高了集成度 （5）目前市場上支持10.3125Gbps收發(fā)器技術、功耗最低的中端FPGA。
上傳時間： 2013-10-21
上傳用戶：lht618
介紹了多入多出-正交頻分復用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機的實現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場可編程門陣列（FPGA）芯片和IP（知識產(chǎn)權）核，提出了一種切實可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機的FPGA實現(xiàn)方法。重點論述了適合于FPGA實現(xiàn)的對角空時分層編碼（D-BLAST）的方法和實現(xiàn)原理以及各個主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設計具有設計簡單、快速、高效和實時性好等特點。
標簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機
上傳時間： 2013-11-01
上傳用戶：wpt
NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設計，使用verilog HDL語言完成該接口設計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。
上傳時間： 2015-01-02
上傳用戶：妄想演繹師
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時間： 2013-11-11
上傳用戶：csgcd001
建了一個基于Altera 的EP2S60硬件處理平臺,利用Altera提供的FFT IP核,在100 MHz系統(tǒng)時鐘下,數(shù)據(jù)吞吐率可達100 Ms/s。
標簽： 線性卷積 實現(xiàn)方案
上傳時間： 2015-01-02
上傳用戶：Zxcvbnm
FPGA 設計不再像過去一樣只是作為“膠連邏輯 (Gluelogic)”了，由于其復雜度逐年增加，通常還會集成極富挑戰(zhàn)性的 IP 核，如 PCI Express® 核等。新型設計中的復雜模塊即便不作任何改變也會在滿足 QoR(qualityof-result) 要求方面遇到一些困難。保留這些模塊的時序非常耗時，既讓人感到頭疼，往往還徒勞無功。設計保存流程可以幫助客戶解決這一難題，既可以讓他們滿足設計中關鍵模塊的時序要求，又能在今后重用實現(xiàn)的結(jié)果，從而顯著減少時序收斂過程中的運行次數(shù)。
上傳時間： 2013-11-20
上傳用戶：invtnewer
eda的發(fā)展趨勢： 在一個芯片上完成的系統(tǒng)級的集成已成為可能可編程邏輯器件開始進入傳統(tǒng)的ASIC市場EDA工具和IP核應用更為廣泛高性能的EDA工具得到長足的發(fā)展計算機硬件平臺性能大幅度提高，為復雜的SoC設計提供了物理基礎。
上傳時間： 2013-12-02
上傳用戶：windwolf2000
針對傳統(tǒng)集成電路（ASIC）功能固定、升級困難等缺點，利用FPGA實現(xiàn)了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進行低通濾波，給出了DQPSK解調(diào)的原理和實現(xiàn)方法，推導出一種簡便的引入?仔/4固定相移的實現(xiàn)方法。采用模塊化的設計方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發(fā)板上成功實現(xiàn)了整個系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
上傳時間： 2013-11-19
上傳用戶：neu_liyan
