本文探討的重點是PCB設計人員利用IP，并進一步采用拓撲規劃和布線工具來支持IP，快速完成整個PCB設計。從圖1可以看出，設計工程師的職責是通過布局少量必要元件、并在這些元件之間規劃關鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設計人員，由他們完成剩余的設計。 圖1：設計工程師獲取IP，PCB設計人員進一步采用拓撲規劃和布線工具支持IP，快速完成整個PCB設計。現在無需再通過設計工程師和PCB設計人員之間的交互和反復過程來獲取正確的設計意圖，設計工程師已經獲取這些信息，并且結果相當精確，這對PCB設計人員來說幫助很大。在很多設計中，設計工程師和PCB設計人員要進行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經歷來看交互操作是必要的，但很耗時間，且效率低下。設計工程師提供的最初規劃可能只是一個手工繪圖，沒有適當比例的元件、總線寬度或引腳輸出提示。隨著PCB設計人員參與到設計中來，雖然采用拓撲規劃技術的工程師可以獲取某些元件的布局和互連，不過，這個設計可能還需要布局其它元件、獲取其它IO及總線結構和所有互連才能完成。PCB設計人員需要采用拓撲規劃，并與經過布局的和尚未布局的元件進行交互，這樣做可以形成最佳的布局和交互規劃，從而提高PCB設計效率。隨著關鍵區域和高密區域布局完成及拓撲規劃被獲取，布局可能先于最終拓撲規劃完成。因此，一些拓撲路徑可能必須與現有布局一起工作。雖然它們的優先級較低，但仍需要進行連接。因而一部分規劃圍繞布局后的元件產生了。此外，這一級規劃可能需要更多細節來為其它信號提供必要的優先級。
標簽： PCB 分 利用IP 拓撲規劃
上傳時間： 2014-01-14
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UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
標簽： Initiator LogiCORE 157 UG
上傳時間： 2013-10-13
上傳用戶：heheh
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 IP 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標簽： modelsim 仿真 IP核 仿真庫
上傳時間： 2013-11-02
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訪問TCP/IP協議棧的vxd例子
標簽： TCP vxd IP 訪問
上傳時間： 2015-01-03
上傳用戶：chenjjer
記錄IP/TCP/UDP/ICMP網絡包日志
標簽： ICMP TCP UDP IP
上傳時間： 2014-12-02
上傳用戶：cx111111
OICQ黑客工具。可以查看對方IP地址，發匿名信，炸對方等
標簽： OICQ 黑客 地址
上傳用戶：壞天使kk
示范了Unix和Linux下如何利用Raw Socket構造偽裝的TCP、IP、UDP的包
標簽： Socket Linux Unix Raw
上傳時間： 2014-01-02
上傳用戶：葉山豪
可探索指定IP地址段內的所有OICQ用戶號碼，可探測端口，把網吧里的所有機器的OICQ號碼都找出來，可群發消息
標簽： OICQ 地址 號碼 用戶
上傳時間： 2015-01-04
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黑客教程．含有端口掃描、IP欺騙、嗅探器、木馬等的說明和例子
標簽： 黑客 教程 嗅探器 端口
上傳時間： 2014-06-28
上傳用戶：rocwangdp
一些關于IP欺騙的代碼
標簽： 代碼
上傳時間： 2014-11-02
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