通信IP網(wǎng)作為實時業(yè)務(wù)傳輸載體，要求能夠?qū)ο噜徬到y(tǒng)之間通信故障進行快速檢測，在出現(xiàn)故障時可以快速切換到備份鏈路，以保證實時數(shù)據(jù)不間斷傳輸。在研究BFD協(xié)議原理的基礎(chǔ)上，根據(jù)通信IP網(wǎng)運行中出現(xiàn)的問題，應(yīng)用BFD雙向快速檢測功能，實現(xiàn)了VRRP的Master/Backup狀態(tài)毫秒級切換，并利用BFD會話檢測靜態(tài)路由所在鏈路的狀態(tài)，實現(xiàn)一跳和多跳的靜態(tài)路由自動切換，提高了通信IP網(wǎng)的可靠性。
標簽： BFD 通信IP網(wǎng)
上傳時間： 2013-11-09
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研究基于IP 無線網(wǎng)絡(luò)中精細粒度可伸縮性( FGS) 視頻的傳輸。基于包交換的IP 無線網(wǎng)絡(luò)通常由兩段鏈路組成: 有線鏈路和無線鏈路。為了處理這種混合網(wǎng)絡(luò)中不同類型數(shù)據(jù)包的丟失情況, 對FGS 視頻增強層數(shù)據(jù)運用了一個具有比特平面間不平等差錯保護(BPUEP) 的多乘積碼前向糾錯(MPFEC) 方案進行信道編碼。對FGS 增強層每一個比特平面(BP) , 在傳輸層, 采用里德—索羅蒙碼(RS) 提供比特平面間的保護; 而在鏈路層, 則運用循環(huán)冗余校驗碼(CRC) 串聯(lián)率兼容穿孔卷積碼(RCPC) 提供數(shù)據(jù)包內(nèi)保護。還提出了一個率失真優(yōu)化的信源—信道聯(lián)合編碼的碼率配置方案, 仿真結(jié)果顯示出該方案在提高接收端視頻質(zhì)量方面的優(yōu)勢。
標簽： FGS 無線網(wǎng)絡(luò) 乘積碼 方案
上傳時間： 2013-11-14
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從LVS的通用體系結(jié)構(gòu)入手，分析了IPVS軟件的工作原理，討論了三種IP負載均衡技術(shù)；在分析網(wǎng)絡(luò)地址轉(zhuǎn)換方法（VS/NAT）的缺點和網(wǎng)絡(luò)服務(wù)的非對稱性的基礎(chǔ)上，給出了通過IP隧道實現(xiàn)虛擬服務(wù)器的方法VS/TUN，和通過直接路由實現(xiàn)虛擬服務(wù)器的方法VS/DR，極大地提高了系統(tǒng)的可伸縮性。該技術(shù)為建立和維護大型網(wǎng)絡(luò)服務(wù)具有實際應(yīng)用價值和指導(dǎo)意義。
標簽： LVS 負載均衡技術(shù) 可伸縮 網(wǎng)絡(luò)服務(wù)
上傳時間： 2013-11-20
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W-RXM2013基于高性能ASK無線超外差射頻接收芯片 設(shè)計，是一款完整的、體積小巧的、低功耗的無線接 收模塊。 模塊采用超高性價比ISM頻段接收芯片設(shè)計 主要設(shè)定為315MHz-433MHz頻段，標準傳輸速率下接 收靈敏度可達到-115dbm。并且具有行業(yè)內(nèi)同類方案W-RXM2013 Micrel、SYNOXO、PTC等知名品牌的芯片所不具備的超強抗干擾能力。外圍省去10.7M的中頻 器件模塊將芯片的使能腳引出，可作休眠喚醒控制，也可通過電阻跳線設(shè)置使能置高控制。 本公司推出該款模塊力求解決客戶開發(fā)產(chǎn)品過程中無線射頻部分的成本壓力，為客戶提供 性能卓越價格優(yōu)勢突出的電子組件。模塊接口采用金手指方式,方便生產(chǎn)及應(yīng)用。天線輸入部 分可以將接收天線焊接在模塊上面，也可以通過接口轉(zhuǎn)接至客戶主機板上，應(yīng)用非常靈活。 優(yōu)勢應(yīng)用：機電控制板、電源控制板、高低溫環(huán)境數(shù)據(jù)監(jiān)測等復(fù)雜條件下 的控制指令的無線傳輸。 1.1 基本特性 λ ●省電模式下，低電流損耗 ●方便投入應(yīng)用 ●高效的串行編程接口 ●工作溫度范圍：﹣40℃～＋85℃ ●工作電壓：2.4~ 5.5 Volts. ●有效頻率：250-348Mhz, 400-464Mhz ●靈敏度高（-115dbm）、功耗低在3.5mA@315MHz應(yīng)用下 ●待機電流小于1uA，系統(tǒng)喚醒時間5ms（RF Input Power=-60dbm）
上傳時間： 2013-10-08
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無MCU的USB2.0設(shè)備控制器IP設(shè)計與驗證
上傳時間： 2013-10-27
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介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設(shè)計與實現(xiàn)。采用Verilog HDL作控制器的模塊設(shè)計，并用ModelSim仿真測試，驗證其正確性；利用嵌入式SOPC開發(fā)工具，在開發(fā)板上完成觸控屏顯示驅(qū)動及其控制模塊的系統(tǒng)設(shè)計，給出系統(tǒng)硬、軟件設(shè)計，實現(xiàn)TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強的通用性和兼容性，具有一定的使用范圍和應(yīng)用價值。
上傳時間： 2013-12-24
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PCI總線是目前最為流行的一種局部性總線 通過對PCI總線一些典型功能的分析以及時序的闡述，利用VetilogHDL設(shè)計了一個將非PCI功能設(shè)備轉(zhuǎn)接到PC1總線上的IP Core 同時，通過在ModeISim SE PLUS 6．0 上運行測試程序模塊，得到了理想的仿真數(shù)據(jù)波形，從軟件上證明了功能的實現(xiàn)。
上傳時間： 2014-12-30
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介紹了SoPC（System on a Programmable Chip）系統(tǒng)的概念和特點，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設(shè)計和實現(xiàn)。通過將設(shè)計好的UART IP核集成到SoPC系統(tǒng)中加以驗證，證明了所設(shè)計的UART IP核可以正常工作。該設(shè)計方案為其他基于SoPC系統(tǒng)IP核的開發(fā)提供了一定的參考。
上傳時間： 2013-11-12
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應(yīng)的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-10-20
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7.4 基于IP CORE的BLOCK RAM設(shè)計修改稿。
上傳時間： 2013-11-07
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