Quartus中fft ip core的使用(modelsim 仿真FFT ip core 結合QUARTUS II 聯合調試)
標簽： core modelsim Quartus QUARTUS
上傳時間： 2017-07-31
上傳用戶：love1314
數字音頻接口spdif ip core，verilog語言編寫，帶有testbench
標簽： 數字音頻接口
上傳時間： 2022-05-17
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ARM7TM core源碼，此碼來自于opencore組織，此組織免費提供一些IP core，都是一些老外寫的。
上傳時間： 2015-05-14
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數字上變頻DUC是與數字下變頻ddc相對應的工作.目前實現方式主要有:專用芯片,通用DSP和FPGA實現三種.本程序即給出了XILINX公司的Digital Up Converter核心程序(IP CORE)以及響應的使用說明,對于從事雷達,無線通信的工程人員和研究者有很大用處.
標簽： Converter Digital XILINX FPGA
上傳時間： 2016-07-24
上傳用戶：jing911003
隨著當今科學技術的迅猛發展，數字圖像處理技術正在各個行業得到廣泛的應用，而FPGA技術的不斷成熟改變了通常采用并行計算機或數字信號處理器(DSP)、專用集成電路(ASIC)等作為嵌入式處理器的慣例。可編程邏輯器件(FPGA)憑借其較低的開發成本、較高的并行處理速度、較大的靈活性及其較短的開發周期等特點，在圖像處理系統中有獨特的優勢。 本文提出了一種基于FPGA的圖像采集處理系統解決方案，并選用低成本高性能的Altera公司的CycloneIII系列FPGA EP3C40F324為核心，設計開發了圖像采集處理的軟硬件綜合系統。文章闡述了如何在FPGA中嵌入NiosII軟核處理器并完成圖像采集處理系統功能的設計方案。硬件電路上，系統設計了三塊電路板：FPGA核心處理板、圖像采集卡、圖像顯示卡，其中通過I2C總線對采集卡的工作模式進行配置，在采集模塊控制下，將采集到的圖像數據存儲到SDRAM；根據VGA顯示原理及其時序關系，設計了VGA顯示輸出控制模塊，合成了VGA工作的控制信號，又根據VGA顯示器的工業標準，合成VGA接口的水平和幀同步信號。邏輯硬件上，應用SOPCBuilder工具生成了FPGA內部的邏輯硬件功能模塊，定制了NiosII IP core、CMOS圖像采集模塊、VGA Controller及其I2C總線接口，系統各模塊間通過Avalon總線連接起來。軟件部分，在NiosII內核處理器上實現了彩色圖像顏色空間轉換、二值化、形態學腐蝕處理及其目標定位等算法。實驗結果證明了本文提出的方案及算法的正確性，可行性。
上傳時間： 2013-08-05
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隨著計算機和微電子技術的飛速發展，基于數字信號處理的示波器、信號發生器、邏輯分析儀和頻譜分析儀等測量儀器已經應用到各個領域并且發揮著重要作用，但這些儀器昂貴的價格阻礙了它們的普遍使用。 本文針對電子測量儀器技術發展和普及的情況，結合用FPGA實現數字信號處理的優勢，研究一種基于FPGA的輔助性獨立電予測量儀器的軟件系統。這種儀器可以作為數模混合電路測試和驗證的工具，用來觀察模擬信號波形、數字信號時序波形、模擬信號的幅度頻譜，也可以用來產生DDS信號。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺來實現單片DSP系統，這種芯片成本低廉、工作速度快、技術兼容性好；在軟件設計上，采用基于FPGA的可編程數字邏輯設計方法，這種方法具有開發難度小、功能擴展簡單等優點。設計中采用的關鍵技術包括：基于FPGA和IP Core的Verilog HDL設計、數據采集、數據存儲、數據處理以及數據波形的實時顯示。對這些技術的研究探討不僅有理論研究價值，在科學實驗和產品設計中同樣具有重要的實用價值。系統的設計以低資源、高性能為目標，設計中采用了科學的模塊劃分、設計與集成的方法，在保持原四種信號處理功能不變的前提下，盡量多的節約各種FPGA資源，為實現低成本的輔助電子測量儀器提供了可能。
上傳時間： 2013-06-05
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現代的計算機追求的是更快的速度、更高的數據完整性和靈活性。無論從物理性能，還是從電氣性能來看，現今的并行總線都已出現了某些局限，無法提供更高的數據傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數據傳輸等特點，得到各行業越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現SATAⅡ協議，對SATA技術的推廣、國內邏輯IP核的發展都有一定的意義。 本文將SATAⅡ協議的FPGA實現劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發器設計以及物理鏈路初始化方案。分析了鏈路層模塊結構，給出了作為SATAⅡ鏈路層核心的狀態機的設計。為滿足SATAⅡ協議3．0Gbps的速率，采用擴大數據處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數據傳輸可靠性和信號的穩定性，分別實現了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協議傳輸層的模塊結構的基礎上，給出了作為傳輸層核心的狀態機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協議狀態機的設計，并實現了SATAⅡ新增功能NCQ技術，從而使得數據傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現的電路進行描述，并使用Modelsim軟件仿真。仿真結果表明，本文設計的邏輯電路可靠穩定，與SATAⅡ協議定義功能一致。
上傳時間： 2013-06-16
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軟件無線電（Software Defined Radio）是無線通信系統收發信機的發展方向，它使得通信系統的設計者可以將主要精力集中到收發機的數字處理上，而不必過多關注電路實現。在進行數字處理時，常用的方案包括現場可編程門陣列（FPGA）、數字信號處理器（DSP）和專用集成電路（ASIC）。FPGA以其相對較低的功耗和相對較低廉的成本，成為許多通信系統的首先方案。正是在這樣的前提下，本課題結合軟件無線電技術，研究并實現基于FPGA的數字收發信機。 @@ 本論文主要研究了發射機和接收機的結構和相關的硬件實現問題。首先，從理論上對發射機和接收機結構進行研究，找到收發信機設計中關鍵問題。其次，在理論上有深刻認識的基礎上，以FPGA為手段，將反饋控制算法、反饋補償算法和前饋補償算法落實到硬件電路上。同步一直是數字通信系統中的關鍵問題，它也是本文的研究重點。本文在研究了已有各種同步方法的基礎上，設計了一種新的同步方法和相應的接收機結構，并以硬件電路將其實現。最后，針對所設計的硬件系統，本文還進行了充分的硬件系統測試。硬件測試的各項數據結果表明系統設計方案是可行的，基本實現了數字中頻收發機系統的設計要求。 @@ 本文中發射機系統是以Altera公司EP2C70F672C6為硬件平臺，接收機系統以Altera公司EP2S180F1020C3為硬件平臺。收發系統均是在Ouartus Ⅱ 8．0環境下，通過編寫Verilog HDL代碼和調用Altera IP core加以實現。在將設計方案落實到硬件電路實現之前，各種算法均使用MATLAB進行原理仿真，并在MATLAB仿真得到正確結果的基礎上，使用Quartus Ⅱ 8．0中的功能仿真工具和時序仿真工具進行了前仿真和后仿真。所有仿真結果無誤后，可下載至硬件平臺進行調試，通過Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實時觀察電路中各點信號的變化情況，并結合示波器和頻譜儀，得到硬件測試結果。 @@關鍵詞：SDR；數字收發機；FPGA；載波同步；符號同步
上傳時間： 2013-04-24
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并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經嚴重阻礙了系統性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數據傳輸，內置數據/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領域廣泛應用，但國內尚無獨立研發的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協議進行了詳細的分析，建立了SATA IP CORE的層次結構，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現該IPCORE所選擇的開發工具、開發語言和所選用的芯片；在此基礎上著重闡述協議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現了1.5Gbps的串行傳輸鏈路；設計滿足協議需求、適合FPGA設計的并行結構，實現了多狀態機的協同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統不同部分復雜度的不同，設計采用部分流水線結構；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調試與測試，使得調試工作方便快捷、測試數據準確；嚴格按照SATA1.0a協議實現了SATA設備端IP CORE的設計。 最終測試數據表明，本論文設計的基于FPGA的SATA IP CORE滿足協議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優點，在固態電子硬盤SSD(Solid-State Disk)開發中應用本設計，將使開發變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
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FPGA作為新一代集成電路的出現，引起了數字電路設計的巨大變革。隨著FPGA工藝的不斷更新與改善，越來越多的用戶與設計公司開始使用FPGA進行系統開發，因此，PFAG的市場需求也越來越高，從而使得FPGA的集成電路板的工藝發展也越來越先進，在如此良性循環下，不久的將來，FPGA可以主領集成電路設計領域。正是由于FPGA有著如此巨大的發展前景與市場吸引力，因此，本文采用FPGA作為電路設計的首選。 @@ 隨著FPGA的開發技術日趨簡單化、軟件化，從面向硬件語言的VHDL、VerilogHDL設計語言，到現在面向對象的System Verilog、SystemC設計語言，硬件設計語言開始向高級語言發展。作為一個軟件設計人員，會很容易接受面向對象的語言。現在軟件的設計中，算法處理的瓶頸就是速度的問題，如果采用專用的硬件電路，可以解決這個問題，本文在第一章第二節詳細介紹了軟硬結合的開發優勢。另外，在第一章中還介紹了知識產權核心（IP Core）的發展與前景，特別是IP Core中軟核的設計與開發，許多FGPA的開發公司開始爭奪軟核的開發市場。 @@ 數字電路設計中最長遇到的就是通信的問題，而每一種通信方式都有自己的協議規范。在CPU的設計中，由于需要高速的處理速度，因此其內部都是用并行總線進行通信，但是由于集成電路資源的問題，不可能所有的外部設備都要用并行總線進行通信，因此其外部通信就需要進行串行傳輸。又因為需要連接的外部設備的不同，因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協議，那就是SPI、I2C、UART。除了分別論述了各自的通信原理外，本文還特別介紹了一個小型CPU的內部構造，以及這三個通信協議在CPU中所處的位置。 @@ 在硬件的設計開發中，由于集成電路本身的特殊性，其開發流程也相對的復雜。本文由于篇幅的問題，只對總的開發流程作了簡要的介紹，并且將其中最復雜但是又很重要的靜態時序分析進行了詳細的論述。在通信協議的開發中，需要注意接口的設計、時序的分析、驗證環境的搭建等，因此，本文以SPI數據通信協議的設計作為一個開發范例，從協議功能的研究到最后的驗證測試，將FPGA 的開發流程與關鍵技術等以實例的方式進行了詳細的論述。在SPI通信協議的開發中，不僅對協議進行了詳細的功能分析，而且對架構中的每個模塊的設計都進行了詳細的論述。@@關鍵詞：FPGA；SPI；I2C；UART；靜態時序分析；驗證環境
上傳時間： 2013-04-24
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