本設(shè)計(jì)以AT89C52為核心,充分利用AT89C52的三個定時/計(jì)時器,采用測量N個周期信號波形的算法.實(shí)現(xiàn)了頻率,周期高精度的測量.
標(biāo)簽： 89C C52 AT 89
上傳時間： 2015-09-24
上傳用戶：上善若水
可批次轉(zhuǎn)換TIFF(包含TFW)或JPG(包含JGW)格式影像成ECW格式,方便大量壓縮及轉(zhuǎn)換GIS圖形格式
標(biāo)簽： TIFF TFW JPG JGW
上傳時間： 2014-06-28
上傳用戶：fredguo
基于決策樹的n則交叉驗(yàn)證分類器 （決策樹程序直接調(diào)用matlab中的） crossvalidate.m N則交叉驗(yàn)證程序，N可選 NDT.mat 含9個國際公認(rèn)標(biāo)準(zhǔn)數(shù)據(jù)集，已做過標(biāo)么處理，可直接使用 專業(yè)
標(biāo)簽： crossvalidate matlab 決策樹 交叉驗(yàn)證
上傳時間： 2013-12-29
上傳用戶：784533221
以wxWidget撰寫的簡繁體中文轉(zhuǎn)換程式 已在Linux上編譯過
標(biāo)簽： wxWidget Linux 程式
上傳時間： 2014-05-28
上傳用戶：sunjet
陽曆與陰曆換算 很好用的陰曆與陰曆互相轉(zhuǎn)換的Pascal程式庫
標(biāo)簽： Pascal 程式
上傳時間： 2013-12-24
上傳用戶：hfmm633
sin產(chǎn)生器，可以於VHDL產(chǎn)生sin之?dāng)?shù)值波形，進(jìn)而輸出至dac做轉(zhuǎn)換
標(biāo)簽： sin
上傳時間： 2013-12-25
上傳用戶：小儒尼尼奧
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式
標(biāo)簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：wkchong
DPLL由 鑒相器 模K加減計(jì)數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標(biāo)簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
sigma-delta ADC轉(zhuǎn)換之matlab模型，整個系統(tǒng)都可模擬。
標(biāo)簽： sigma-delta matlab ADC 模型
上傳時間： 2014-01-24
上傳用戶：xjz632
資料壓縮的原理與應(yīng)用 二維8×8DCT轉(zhuǎn)換的C程式
標(biāo)簽： 8DCT 程式
上傳時間： 2016-03-21
上傳用戶：linlin
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