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MCS-96系列單片機(jī)-PL-M語(yǔ)言編程及系統(tǒng)的設(shè)計(jì)與調(diào)試-222頁(yè)-8.8M.pdf

專輯類(lèi)-單片機(jī)專輯-258冊(cè)-4.20G MCS-96系列單片機(jī)-PL-M語(yǔ)言編程及系統(tǒng)的設(shè)計(jì)與調(diào)試-222頁(yè)-8.8M.pdf

標(biāo)簽： PL-M MCS 222 8.8

上傳時(shí)間： 2013-05-28

上傳用戶：a155166
System Generator 9.10

System Generator 8.1。用戶將很快發(fā)現(xiàn)新版本帶來(lái)的全新感覺(jué)。新版本中大大增強(qiáng)了Block Dialog Boxes的功能，許多模塊的參數(shù)選擇功能也得到了加強(qiáng)。

標(biāo)簽： Generator System 9.10

上傳時(shí)間： 2013-07-09

上傳用戶：heminhao
基于FPGA的可編程m序列發(fā)生器的實(shí)現(xiàn)

· 摘要：本文研究了由線性反饋移位寄存器(Linear Feedback Shift Registers,LFSR)生成m序列的原理,并對(duì)LFSR電路結(jié)構(gòu)作了改進(jìn),利用基于現(xiàn)代DSP技術(shù)的DSP Builder軟件,設(shè)計(jì)了一種周期、相位可調(diào)的m序列發(fā)生器.經(jīng)調(diào)試與仿真,結(jié)果表明該方法硬件結(jié)構(gòu)簡(jiǎn)單、開(kāi)發(fā)周期短,為系統(tǒng)設(shè)計(jì)或測(cè)試帶來(lái)很大的便利.

標(biāo)簽： FPGA 可編程發(fā)生器序列

上傳時(shí)間： 2013-07-18

上傳用戶：fuzhoulinzexu
基于FPGA的m序列發(fā)生器實(shí)現(xiàn)

·基于FPGA的m序列發(fā)生器實(shí)現(xiàn)

標(biāo)簽： FPGA 序列發(fā)生器

上傳時(shí)間： 2013-04-24

上傳用戶：gengxiaochao
計(jì)算機(jī)視覺(jué)經(jīng)典論文之 M.Pollefeys

·計(jì)算機(jī)視覺(jué)經(jīng)典論文之 M.Pollefeys

標(biāo)簽： Pollefeys nbsp 計(jì)算機(jī)視覺(jué) 論文

上傳時(shí)間： 2013-04-24

上傳用戶：xc216
03 calgary PhD Improving the Inertial Navigation System (INS) Error Model for INS and INSDGPS Applic

資料->【E】光盤(pán)論文->【E1】斯坦福博士論文->03 calgary PhD Improving the Inertial Navigation System (INS) Error Model for INS and INSDGPS Applications.pdf

標(biāo)簽： Navigation Improving INS Inertial

上傳時(shí)間： 2013-08-01

上傳用戶：wzr0701
Matlab教程（含M文件）

武漢理工大學(xué)某系的教程，比較基礎(chǔ)，分享一下..內(nèi)涵示例程序M文件

標(biāo)簽： Matlab 教程

上傳時(shí)間： 2013-06-17

上傳用戶：LSPSL
This brief introduce a kind of the framework construction to materialize the system. And an example

This brief introduce a kind of the framework construction to materialize the system. And an example was given with the discussion on the performence.

標(biāo)簽： construction materialize introduce framework

上傳時(shí)間： 2013-08-17

上傳用戶：ysystc699
Building a RISC System in an FPGA

Building a RISC System in an FPGA

標(biāo)簽： Building System RISC FPGA

上傳時(shí)間： 2013-09-04

上傳用戶：朗朗乾坤
EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)

本設(shè)計(jì)的基本要求是以復(fù)雜可編程邏輯器件CPLD為基礎(chǔ)，通過(guò)在EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，熟練掌握該環(huán)境下的功能仿真，時(shí)間仿真，管腳鎖定和芯片下載。本系統(tǒng)基本上比較全面的模擬了計(jì)數(shù)式數(shù)字頻率計(jì)，廣泛應(yīng)用于工業(yè)、民用等各個(gè)領(lǐng)域，具有一定的開(kāi)發(fā)價(jià)值。

標(biāo)簽： ispDesignExpert System EDA 系統(tǒng)軟件

上傳時(shí)間： 2013-09-05

上傳用戶：文993