1. 設(shè)計(jì)要求： 1．彩色界面，界面清晰美觀，色彩協(xié)調(diào)。 2．使用DOS系統(tǒng)的0AH號(hào)子功能接受用戶鍵入的字符串。 3．建議按下圖設(shè)計(jì)用戶界面，顏色自選。 注：雙線框由若干CRT顯示符組成，相應(yīng)的CRT顯示符（十進(jìn)制數(shù)）已經(jīng)標(biāo)注在右圖中。1. 設(shè)計(jì)要求： 1． 轉(zhuǎn)化內(nèi)容選擇下列一項(xiàng)：二進(jìn)制數(shù)→十六進(jìn)制數(shù)顯示，二進(jìn)制數(shù)→十進(jìn)制數(shù)顯示，十進(jìn)制數(shù)→二進(jìn)制數(shù)顯示，十進(jìn)制數(shù)→十六進(jìn)制數(shù)顯示，十六進(jìn)制數(shù)→二進(jìn)制數(shù)顯示。 2． 給出適當(dāng)?shù)奈淖痔崾? 3． 程序要求保護(hù)措施，對(duì)于非法鍵入不受理，但回顯，顯示錯(cuò)誤信息。 4．具體顯示格式，例如：0111100010011010=789AH1. 設(shè)計(jì)要求： 1.統(tǒng)計(jì)并且顯示負(fù)數(shù)的個(gè)數(shù)。 2.找出真值最大的數(shù)，并以十六進(jìn)制的形式，顯示在屏幕上，顯示格式為：MAX= H 3.數(shù)據(jù)自己在數(shù)據(jù)段進(jìn)行定義，個(gè)數(shù)至少為8個(gè)。1. 設(shè)計(jì)要求： 1.動(dòng)態(tài)畫一個(gè)實(shí)心圓球 2.位置在屏幕中央，變化情況是：逐漸“膨脹”的或者逐漸“收縮”的。
標(biāo)簽： 彩色
上傳時(shí)間： 2014-01-08
上傳用戶：Divine
設(shè)計(jì)一個(gè)能進(jìn)行時(shí)、分、秒計(jì)時(shí)的十二小時(shí)制或二十四小時(shí)制的數(shù)字鐘，并具有定時(shí)與鬧鐘功能，能在設(shè)定的時(shí)間發(fā)出鬧鈴音，能非常方便地對(duì)小時(shí)、分鐘和秒進(jìn)行手動(dòng)調(diào)節(jié)以校準(zhǔn)時(shí)間，每逢整點(diǎn)，產(chǎn)生報(bào)時(shí)音報(bào)時(shí)。實(shí)驗(yàn)平臺(tái)： 1. 一臺(tái)PC機(jī)； 2. MAX+PLUSII10.1。 Verilog HDL語(yǔ)言實(shí)現(xiàn)
標(biāo)簽： 分 計(jì)時(shí) 數(shù)字
上傳時(shí)間： 2017-01-30
上傳用戶：dreamboy36
自己做的vhdl課程設(shè)計(jì)，交通燈：實(shí)現(xiàn)主干道倒計(jì)時(shí)，分別為30,20,5秒，分情況：當(dāng)主干道有車時(shí)，紅黃綠交替，當(dāng)只一個(gè)道路上有車時(shí)，那個(gè)道的交通燈變綠色，利用max+plus2做成，使用flex8000,epf8282alc84_4只用加一個(gè)38譯碼器模塊即可，使用別的板子也可以運(yùn)行
標(biāo)簽： vhdl
上傳時(shí)間： 2017-02-03
上傳用戶：努力努力再努力
設(shè)計(jì)一個(gè)具有特定功能的數(shù)字電子鐘。準(zhǔn)確計(jì)時(shí)，以數(shù)字形式顯示h、min、s 的時(shí)間。小時(shí)的計(jì)時(shí)要求為二十四進(jìn)位，分和秒的計(jì)時(shí)要求為六十進(jìn)位。 該電子鐘上電或按鍵復(fù)位后能自動(dòng)顯示系統(tǒng)提示00-00-00，進(jìn)入時(shí)鐘準(zhǔn)備狀態(tài)；第一次按電子鐘功能鍵，電子鐘從0時(shí)0分0秒開(kāi)始運(yùn)行，進(jìn)入時(shí)鐘運(yùn)行狀態(tài)；再次按電子鐘功能鍵，則電子鐘進(jìn)入時(shí)鐘調(diào)整狀態(tài)，此時(shí)可利用各調(diào)整鍵調(diào)整時(shí)間，調(diào)整結(jié)束后可按功能鍵再次進(jìn)入時(shí)鐘運(yùn)行狀態(tài)。
標(biāo)簽： 數(shù)字電子鐘 計(jì)時(shí)
上傳時(shí)間： 2017-02-04
上傳用戶：1966640071
c++語(yǔ)言程序設(shè)計(jì)超級(jí)簡(jiǎn)單了解，你會(huì)驚喜地發(fā)現(xiàn)你可以后人乘涼：max是C++標(biāo)準(zhǔn)庫(kù)的一部分。
標(biāo)簽： 語(yǔ)言程序設(shè)計(jì) 超級(jí)
上傳時(shí)間： 2013-12-15
上傳用戶：啊颯颯大師的
Instead of finding the longest common subsequence, let us try to determine the length of the LCS. Then tracking back to find the LCS. Consider a1a2…am and b1b2…bn. Case 1: am=bn. The LCS must contain am, we have to find the LCS of a1a2…am-1 and b1b2…bn-1. Case 2: am≠bn. Wehave to find the LCS of a1a2…am-1 and b1b2…bn, and a1a2…am and b b b b1b2…bn-1 Let A = a1 a2 … am and B = b1 b2 … bn Let Li j denote the length of the longest i,g g common subsequence of a1 a2 … ai and b1 b2 … bj. Li,j = Li-1,j-1 + 1 if ai=bj max{ L L } a≠b i-1,j, i,j-1 if ai≠j L0,0 = L0,j = Li,0 = 0 for 1≤i≤m, 1≤j≤n.
標(biāo)簽： the subsequence determine Instead
上傳時(shí)間： 2013-12-17
上傳用戶：evil
4位電子智能密碼鎖，基于VHDL語(yǔ)言設(shè)計(jì)，MAX+PLUSⅡ環(huán)境下實(shí)現(xiàn)
上傳時(shí)間： 2013-11-30
上傳用戶：athjac
Verilog HDL的程式，上網(wǎng)找到SPI程式， vspi.v這程式相當(dāng)好用可用來(lái)接收與傳送SPI，並且寫了一個(gè)傳輸信號(hào)測(cè)試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過(guò)MAX+PULS II軟體進(jìn)行模擬，而最外層的程式是test_createspi.v！
上傳時(shí)間： 2017-03-06
上傳用戶：onewq
Verilog是廣泛應(yīng)用的硬件描述語(yǔ)言，可以用在硬件設(shè)計(jì)流程的建模、綜合和模擬等多個(gè)階段。隨著硬件設(shè)計(jì)規(guī)模的不斷擴(kuò)大，應(yīng)用硬件描述語(yǔ)言進(jìn)行描述的CPLD結(jié)構(gòu)，成為設(shè)計(jì)專用集成電路和其他集成電路的主流。通過(guò)應(yīng)用Verilog HDL對(duì)多功能電子鐘的設(shè)計(jì)，達(dá)到對(duì)Verilog HDL的理解，同時(shí)對(duì)CPLD器件進(jìn)行簡(jiǎn)要了解。 本文的研究?jī)?nèi)容包括: 對(duì)Altera公司Flex 10K系列的EPF10K 10簡(jiǎn)要介紹，Altera公司軟件Max+plusⅡ簡(jiǎn)要介紹和應(yīng)用Verilog HDL對(duì)多功能電子鐘進(jìn)行設(shè)計(jì)。
標(biāo)簽： Verilog 硬件描述語(yǔ)言
上傳時(shí)間： 2017-03-06
上傳用戶：epson850
8位全加器的VHDL描述，可用MAX+plusⅡ運(yùn)行測(cè)試
上傳時(shí)間： 2014-01-16
上傳用戶：erkuizhang
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