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MC8051IP核的FPGA實(shí)現(xiàn)(xiàn)

  • MC8051IP核的FPGA實(shí)現(xiàn)

    MC8051IP核的FPGA實(shí)現(xiàn)與應(yīng)用;VHDL;MC8051IP核;RTL封裝

    標(biāo)簽: MC8051IP核的FPGA實(shí)現(xiàn)

    上傳時(shí)間: 2015-04-07

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  • HAMMING CODE在偵錯(cuò)及更正的原理實(shí)現(xiàn)

    HAMMING CODE在偵錯(cuò)及更正的原理實(shí)現(xiàn),達(dá)到較快速的結(jié)果,浪費(fèi)資源較少

    標(biāo)簽: HAMMING CODE

    上傳時(shí)間: 2015-12-05

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  • 基因演算法genetic algorthim的程式實(shí)現(xiàn)

    基因演算法genetic algorthim的程式實(shí)現(xiàn),可利用此程式找出最佳化解

    標(biāo)簽: algorthim genetic 基因 算法

    上傳時(shí)間: 2013-12-17

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  • 二維DCT/IDCT處理核的FPGA設(shè)計(jì)與實(shí)現(xiàn)

    離散余弦變換(DCT)及其反變換(IDCT)在圖像編解碼方面應(yīng)用十分廣泛,至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等國際標(biāo)準(zhǔn)所采用。由于其計(jì)算量較大,軟件實(shí)現(xiàn)往往難以滿足實(shí)時(shí)處理的要求,因而在很多實(shí)際應(yīng)用中需要采用硬件設(shè)計(jì)的DCT/IDCT處理電路來滿足我們對處理速度的要求。本文所研究的內(nèi)容就是針對圖像處理應(yīng)用的8×8二維DCT/IDCT處理核的硬件實(shí)現(xiàn)。 本文首先介紹了DCT和IDCT在圖像處理中的作用和原理,詳細(xì)說明了DCT變換實(shí)現(xiàn)圖像壓縮的過程,并與其它變換比較說明了用DCT變換實(shí)現(xiàn)圖像壓縮的優(yōu)勢。接著,分析研究了DCT的各種快速算法,總結(jié)了前人對DCT快速算法及其實(shí)現(xiàn)所做的研究。本文給出了兩種性能、資源上有一定差異的二維DCT/IDCT的FPGA設(shè)計(jì)方案。兩種方案均利用DCT的行列分離特性,采用流水線設(shè)計(jì)技術(shù),將二維DCT/IDCT實(shí)現(xiàn)轉(zhuǎn)化為兩個(gè)一維DCT/IDCT實(shí)現(xiàn)。在一維DCT/IDCT設(shè)計(jì)中,根據(jù)圖像處理的特點(diǎn)對Loeffler算法的數(shù)據(jù)流進(jìn)行了優(yōu)化,通過合理安排時(shí)鐘周期數(shù)和簡化各周期內(nèi)的操作,大大縮短了關(guān)鍵路徑的執(zhí)行時(shí)間,從而提高了流水線的執(zhí)行速度。最后,對所設(shè)計(jì)的DCT/IDCT處理核進(jìn)行了綜合和時(shí)序仿真。 結(jié)果表明,當(dāng)使用Altera公司的MERCURY系列FPGA器件時(shí),本文設(shè)計(jì)的方案一能夠在116M時(shí)鐘頻率下正確完成8×8的二維DCT或IDCT的邏輯運(yùn)算,消耗2827個(gè)邏輯單元;方案二能夠在74M時(shí)鐘頻率下正常工作,消耗1629個(gè)邏輯單元。

    標(biāo)簽: IDCT FPGA DCT 二維

    上傳時(shí)間: 2013-07-14

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  • 基于ARM核的AHBUSB20接口ASIC設(shè)計(jì)

    USB2.0接口和基于ARM核的SOC系統(tǒng)的應(yīng)用已經(jīng)非常廣泛,特別在電子消費(fèi)類領(lǐng)域。包含USB2,0接口的ARM系統(tǒng)則更是市場的需求。本文介紹一種基于ARM核的USB2,0接口IP(AHB_USB2.0)的設(shè)計(jì),主要對其中的串行接口引擎(SIE)的設(shè)計(jì)進(jìn)行討論。 該 AHB_USB2.0 IP核支持USB2.0協(xié)議,并兼容USB1.1協(xié)議;支持AMBA2.0協(xié)議和UTMI 1.05協(xié)議。該IP核一側(cè)通過UTMI接口或ULPI接口的PHY與USB2.0主機(jī)端進(jìn)行通信;另一側(cè)則通過AHB總線與ARM相連。 AHB_USB2.0 IP核在硬件上分為三個(gè)大模塊:ULPI模塊(ULPI)、串行接口引擎(SIE)模塊和AHB總線接口模塊(AHB)。ULPI模塊實(shí)現(xiàn)了UTMI接口轉(zhuǎn)ULPI接口。串行接口引擎(SIE)模塊為USB2.0的數(shù)據(jù)鏈路層協(xié)議處理模塊,為整個(gè)IP核的核心部分,進(jìn)一步分為四個(gè)子模塊——GLC(全局控制模塊),PIE(PHY接口處理引擎),SIF(系統(tǒng)接口邏輯)和EPB(端點(diǎn)緩沖模塊)。GLC模塊負(fù)責(zé)整個(gè)IP的復(fù)位控制,IP時(shí)鐘的開關(guān)提示等;PIE模塊負(fù)責(zé)處理USB的事務(wù)級傳輸,包括組包解包等;SIF模塊負(fù)責(zé)協(xié)議相關(guān)寄存器組和端點(diǎn)緩沖區(qū)的讀寫,跨時(shí)鐘域信號的處理和PIE所需的控制信號的產(chǎn)生;AHB模塊負(fù)責(zé)IP核與ARM通信和DMA功能的實(shí)現(xiàn)。 該IP核的軟件設(shè)計(jì)遵循USB協(xié)議,Bulk Only協(xié)議和UFI協(xié)議,由外掛ARM實(shí)現(xiàn)USB設(shè)備命令和UFI命令的解析,并執(zhí)行相應(yīng)的操作。設(shè)計(jì)了IP核與ARM之間的多種數(shù)據(jù)傳輸方法,通過軟件實(shí)現(xiàn)常規(guī)數(shù)據(jù)讀寫訪問、內(nèi)部DMA或外部DMA等多種方式的切換。 本IP已經(jīng)通過EDA驗(yàn)證和FPGA測試,并且已經(jīng)在內(nèi)嵌ARM核的FPGA系統(tǒng)上實(shí)現(xiàn)了多個(gè)U盤。這個(gè)FPGA系統(tǒng)的正確工作,證明了AHB_USB2.01P核設(shè)計(jì)是正確的。

    標(biāo)簽: AHBUSB ASIC ARM 20

    上傳時(shí)間: 2013-05-17

    上傳用戶:qqoqoqo

  • FPGA的高性能32位浮點(diǎn)FFTIP核的開發(fā)

    基于FPGA的高性能32位浮點(diǎn)FFTIP核的開發(fā),適合fpga工程技術(shù)人員參考

    標(biāo)簽: FFTIP FPGA 性能 浮點(diǎn)

    上傳時(shí)間: 2013-08-07

    上傳用戶:清風(fēng)冷雨

  • 用NiosII軟核配置FPGA的C語言源程序

    用NiosII軟核配置FPGA的C語言源程序,比較經(jīng)典,我用一年了,時(shí)序不需更改

    標(biāo)簽: NiosII FPGA C語言 軟核

    上傳時(shí)間: 2013-08-21

    上傳用戶:qq521

  • FPGA的一些常識及含IP核的VHDL設(shè)計(jì)源代碼

    關(guān)于FPGA的一些常識及含IP核的VHDL設(shè)計(jì)源代碼。

    標(biāo)簽: FPGA VHDL 常識 IP核

    上傳時(shí)間: 2013-09-03

    上傳用戶:tsfh

  • 基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)

    基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)

    標(biāo)簽: FPGA GPIB 接口 IP核

    上傳時(shí)間: 2013-11-04

    上傳用戶:bensonlly

  • USB20設(shè)備控制器IP核的設(shè)計(jì)與FPGA驗(yàn)證.rar

    隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展,傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來愈不可回避,并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下,通用串行總線(Universal Serial Bus,USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活性高、支持熱插拔、接口標(biāo)準(zhǔn)化和易于擴(kuò)展等優(yōu)點(diǎn),目前已經(jīng)成為計(jì)算機(jī)外設(shè)接口的主流技術(shù),在計(jì)算機(jī)外圍設(shè)備和消費(fèi)類電子領(lǐng)域正獲得越來越多的應(yīng)用。 @@ 本文基于USB2.0協(xié)議規(guī)范,設(shè)計(jì)了一款支持高速和全速傳輸?shù)腢SB2.0設(shè)備控制器IP核。文中著重介紹了這款設(shè)備控制器IP核的設(shè)計(jì)和FPGA驗(yàn)證工作,詳細(xì)研究并分析了USB2.0規(guī)范,根據(jù)規(guī)范提出了一種USB2.0設(shè)備控制器整體構(gòu)架方案,描述了各個(gè)功能子模塊硬件電路的功能及實(shí)現(xiàn)。從可重用的角度出發(fā),對設(shè)備控制器模塊進(jìn)行優(yōu)化設(shè)計(jì),增加多個(gè)靈活的配置選項(xiàng),根據(jù)不同的應(yīng)用對硬件進(jìn)行配置,使其在滿足要求的情況下去除冗余電路,以減少占用面積和功耗,從而使其靈活地應(yīng)用于各種USB系統(tǒng)。本文還研究了IP核的驗(yàn)證方法,并對所設(shè)計(jì)的USB2.0設(shè)備控制器建立了功能完備的ModelSim仿真驗(yàn)證環(huán)境,搭建了FPGA硬件驗(yàn)證平臺,設(shè)計(jì)了具有AHB接口的設(shè)備控制器和帶有8051的設(shè)備控制器,并分別在FPGA平臺上進(jìn)行了功能驗(yàn)證。 @@ 本文所設(shè)計(jì)的USB2.0設(shè)備控制器IP核可配置性高,使用者可以自由配置所需端點(diǎn)的個(gè)數(shù)以及每個(gè)端點(diǎn)類型等,可以集成于多種USB系統(tǒng)中,適于各類USB設(shè)備的開發(fā)。本課題所取得的成果為USB2.0設(shè)備類的研究和開發(fā)積累了經(jīng)驗(yàn),并為后來實(shí)驗(yàn)室某項(xiàng)目測試芯片的USB數(shù)據(jù)采集提供了參考方案,也為未來USB3.0接口IP核的開發(fā)和應(yīng)用奠定了基礎(chǔ)。 @@關(guān)鍵詞USB2.0控制器;IP核;FPGA;驗(yàn)證

    標(biāo)簽: FPGA USB 20

    上傳時(shí)間: 2013-06-30

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