基于FPGA實(shí)現(xiàn)擴(kuò)頻碼的捕獲
通過(guò)對(duì)偽碼捕獲原理進(jìn)行分析以及對(duì)各種捕獲方法進(jìn)行比較,確定一種性能好、易實(shí)現(xiàn)的串并混合搜索捕獲方案。并給出了一個(gè)在實(shí)際系統(tǒng)中成功應(yīng)用的捕獲電路,用Modelsim對(duì)偽碼捕獲電路部分模塊的性能進(jìn)行了仿真。 ...
MOdelsim技術(shù)資料
?? 資源總數(shù)：448
?? 技術(shù)文檔：1
?? 源代碼：1619
Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。
?? MOdelsim熱門(mén)資料
查看全部448個(gè)資源 ?基于FPGA 的方向?yàn)V波器指紋圖像增強(qiáng)算法實(shí)現(xiàn)
設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級(jí)（RTL）硬件描述語(yǔ)言（Verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過(guò)了Modelsim的仿真驗(yàn)證并在Terasic公司的DE2平臺(tái)上完成了硬...
基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘
本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過(guò)下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵...
MODELSIM仿真視頻教程（計(jì)數(shù)器）
FPGA...
如何仿真IP核(建立modelsim仿真庫(kù)完整解析)
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到veri...
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