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MUX

d flip flop t flip flop counter MUX using active hdl can be run using 3.2 version and creating new d

d flip flop t flip flop counter MUX using active hdl can be run using 3.2 version and creating new design

標簽： using flip flop creating

上傳時間： 2013-12-16

上傳用戶：3到15
16:1 MUX usind 2 4:1 MUX Strutures

16:1 MUX usind 2 4:1 MUX Strutures

標簽： MUX Strutures usind 16

上傳時間： 2017-08-18

上傳用戶：caixiaoxu26
多路選擇器（MUX）verilog hdl 多路選擇器（MUX）verilog hdl

多路選擇器（MUX）verilog hdl 多路選擇器（MUX）verilog hdl

標簽： verilog MUX hdl 多路

上傳時間： 2017-09-05

上傳用戶：klin3139
MUX 2 to 4,MUX 4 to 1...

MUX 2 to 4,MUX 4 to 1,reg 8 bit

標簽： MUX 2 to 4 MUX 4 to 1 reg 8 bit

上傳時間： 2016-03-27

上傳用戶：thoven
基于FPGA的SCI串行通信接口的研究與實現.rar

國家863項目“飛行控制計算機系統FC通信卡研制”的任務是研究設計符合CPCI總線標準的FC通信卡。本課題是這個項目的進一步引伸，用于設計SCI串行通信接口，以實現環上多計算機系統間的高速串行通信。本文以此項目為背景，對基于FPGA的SCI串行通信接口進行研究與實現。論文先概述SCI協議，接著對SCI串行通信接口的兩個模塊：SCI節點模型模塊和CPCI總線接口模塊的功能和實現進行了詳細的論述。 SCI節模型包含Aurora收發模塊、中斷進程、旁路FIFO、接受和發送存儲器、地址解碼、MUX。在SCI節點模型的實現上，利用FPGA內嵌的RocketIO高速串行收發器實現主機之間的高速串行通信，并利用Aurora IP核實現了Aurora鏈路層協議；設計一個同步FIFO實現旁路FIFO；利用FPGA上的塊RAM實現發送和接收存儲器；中斷進程、地址解碼和多路復合分別在控制邏輯中實現。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負責對PCI核進行配置，得到用戶需要的PCI核；用戶邏輯模塊負責實現整個通信接口具體的內部邏輯功能；并引入中斷機制來提高SCI通信接口與主機之間數據交換的速率。設計選用硬件描述語言VerilogHDL和VHDL，在開發工具Xilinx ISE7.1中完成整個系統的設計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅動程序，用VC++6.0編寫相應的測試應用程序。最后，將FPGA設計下載到FC通信卡中運行，并利用ISE內嵌的ChipScope Pro虛擬邏輯分析儀對設計進行驗證，運行結果正常。文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進一步完善的地方。

標簽： FPGA SCI 串行通信接口

上傳時間： 2013-04-24

上傳用戶：竺羽翎2222
FPGA布線研究與實現

現場可編程門陣列(FPGA)能夠減少電子系統的開發風險和開發成本，縮短上市時間，降低維護升級成本，故廣泛地應用在電子系統中。最新的FPGA都采用了層次化的布線資源結構，與以前的結構發生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發適用于這種層次化的FPGA結構并提高布線資源有效利用率的布線算法。同時由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時序問題。本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結構描述方法，對FPGA功耗模型和時序模型進行了研究，實現了考慮FPGA功耗、布線資源利用率的布線算法。在FPGA結構描述方面，本文在分析現代商用FPGA層次化結構及學術上對FPGA描述方法的基礎上，提出一種基于Tile的FPGA結構描述。由于基本Tile的重復性，采用該方法可以簡化FPGA結構的描述，同時由于該方法是以硬件結構為根據，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統中測試證明是正確的。在FPGA功耗模型方面，本文研究了ASIC中關于電路功耗計算的基本方法，并將其應用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態功耗模型和靜態功耗模型。動態功耗的計算采用基于節點狀態轉換率的開關級動態功耗計算和邏輯塊宏模型，靜態功耗則采用基于公式計算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達式計算模型。這些功耗模型將運用到我們后面的功耗計算和基于功耗驅動的布線算法中。在FPGA布線算法研究和實現方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結構轉變為FPGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運用的FPGA布線資源圖上，實現FPGA的基于布通率的布線算法。在此基礎上，借鑒了FPGA時序分析方法，將時序分析作為布線算法的一子模塊，對基于時序的布線算法進行了研究；同時采用了FPGA功耗模型，在布線算法實現中考慮了動態功耗的問題。最后在布線算法中實現兩種啟發式策略以提高可布線資源有效利用率。

標簽： FPGA 布線

上傳時間： 2013-04-24

上傳用戶：long14578
PCF2116系列LCD驅動器芯片簡介及封裝庫

1 FEATURES· Single chip LCD controller/driver· 1 or 2-line display of up to 24 characters per line, or2 or 4 lines of up to 12 characters per line· 5 ′ 7 character format plus cursor; 5 ′ 8 for kana(Japanese syllabary) and user defined symbols· On-chip:– generation of LCD supply voltage (external supplyalso possible)– generation of intermediate LCD bias voltages– oscillator requires no external components (externalclock also possible)· Display data RAM: 80 characters· Character generator ROM: 240 characters· Character generator RAM: 16 characters· 4 or 8-bit parallel bus or 2-wire I2C-bus interface· CMOS/TTL compatible· 32 row, 60 column outputs· MUX rates 1 : 32 and 1 : 16· Uses common 11 code instruction set· Logic supply voltage range, VDD - VSS: 2.5 to 6 V· Display supply voltage range, VDD - VLCD: 3.5 to 9 V· Low power consumption· I2C-bus address: 011101 SA0.

標簽： 2116 PCF LCD 驅動器芯片

上傳時間： 2013-11-08

上傳用戶：laozhanshi111
MAX338/MAX339的英文數據手冊

　　本軟件是關于MAX338, MAX339的英文數據手冊：MAX338, MAX339 8通道/雙4通道、低泄漏、CMOS模擬多路復用器　　The MAX338/MAX339 are monolithic, CMOS analog multiplexers (MUXes). The 8-channel MAX338 is designed to connect one of eight inputs to a common output by control of a 3-bit binary address. The dual, 4-channel MAX339 is designed to connect one of four inputs to a common output by control of a 2-bit binary address. Both devices can be used as either a MUX or a deMUX. On-resistance is 400Ω max, and the devices conduct current equally well in both directions. 　　These MUXes feature extremely low off leakages (less than 20pA at +25°C), and extremely low on-channel leakages (less than 50pA at +25°C). The new design offers guaranteed low charge injection (1.5pC typ) and electrostatic discharge (ESD) protection greater than 2000V, per method 3015.7. These improved MUXes are pin-compatible upgrades for the industry-standard DG508A and DG509A. For similar Maxim devices with lower leakage and charge injection but higher on-resistance, see the MAX328 and MAX329.

標簽： MAX 338 339 英文

上傳時間： 2013-11-12

上傳用戶：18711024007
常系數的FIR濾波器VHDL設計文件

常系數的FIR濾波器VHDL設計文件，在MUX+plusII調試通過

標簽： VHDL FIR 系數濾波器

上傳時間： 2013-12-26

上傳用戶：xfbs821
THIS CODE IS FOR EXAMPLE PURPOSES ONLY, USE AT YOUR OWN RISK, NO WARRANTY IS ASSUMED OR IMPLIED

THIS CODE IS FOR EXAMPLE PURPOSES ONLY, USE AT YOUR OWN RISK, NO WARRANTY IS ASSUMED OR IMPLIED The intension of this code is to provide an example of attaching to the MUX layer with a custom ethernet protocol. Though the NPT code is provided for handling alternate frames, it has not been tested.

標簽： PURPOSES WARRANTY ASSUMED EXAMPLE

上傳時間： 2015-09-21

上傳用戶：qq521

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MUX

d flip flop t flip flop counter MUX using active hdl can be run using 3.2 version and creating new d

16:1 MUX usind 2 4:1 MUX Strutures

多路選擇器（MUX）verilog hdl 多路選擇器（MUX）verilog hdl

MUX 2 to 4,MUX 4 to 1...

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FPGA布線研究與實現

PCF2116系列LCD驅動器芯片簡介及封裝庫

MAX338/MAX339的英文數據手冊

常系數的FIR濾波器VHDL設計文件

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