<center id="680qs"></center> EDA技術(shù)實(shí)用教程課后答案———潘松版(第三版)
上傳時(shí)間： 2013-10-29
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第1章 數(shù)字系統(tǒng)EDA設(shè)計(jì)概論 第2章 可編程邏輯器件設(shè)計(jì)方法 第3章 VHDL語言基礎(chǔ) 第4章 數(shù)字邏輯單元設(shè)計(jì) 第5章 數(shù)字系統(tǒng)高級設(shè)計(jì)技術(shù)（*） 第6章 基于HDL設(shè)計(jì)輸入 第7章 基于原理圖設(shè)計(jì)輸入 第8章 設(shè)計(jì)綜合和行為仿真 第9章 設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真 第10章 設(shè)計(jì)下載和調(diào)試 第11章 數(shù)字時(shí)鐘設(shè)計(jì)及實(shí)現(xiàn)（*） 第12章 通用異步接收發(fā)送器設(shè)計(jì)及實(shí)現(xiàn)（*） 第13章 數(shù)字電壓表設(shè)計(jì)及實(shí)現(xiàn)（*） 第14章 軟核處理器PicoBlaze原理及應(yīng)用（*） 注：帶*的內(nèi)容可根據(jù)課時(shí)的安排選講
上傳時(shí)間： 2013-11-01
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本資料是《EDA原理及應(yīng)用》一書的配套實(shí)驗(yàn)課件，一共有18個(gè)實(shí)驗(yàn)。大家可以參考著自己做！當(dāng)然做完后也可以到電子發(fā)燒友網(wǎng)站FPGA技術(shù)聯(lián)盟QQ群（263281510）討論討論...
標(biāo)簽： EDA 實(shí)驗(yàn)
上傳時(shí)間： 2013-11-10
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第1章-EDA設(shè)計(jì)導(dǎo)論 第2章-可編程邏輯器件設(shè)計(jì)方法 第3章-VHDL語言基礎(chǔ) 第4章-數(shù)字邏輯單元設(shè)計(jì) 第5章-VHDL高級設(shè)計(jì)技術(shù) 第6章-基于HDL和原理圖的設(shè)計(jì)輸入 第7章-設(shè)計(jì)綜合和行為仿真 第8章-設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真 第9章-設(shè)計(jì)下載和調(diào)試 第10章-設(shè)計(jì)示例（數(shù)字鐘、UART、數(shù)字電壓表） 點(diǎn)擊鏈接，【《EDA原理及應(yīng)用》（何賓教授）實(shí)驗(yàn)課件下載 】
標(biāo)簽： EDA
上傳時(shí)間： 2013-11-10
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有關(guān)EDA的一些問題
上傳時(shí)間： 2014-01-13
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EDA課程設(shè)計(jì)
標(biāo)簽： EDA
上傳時(shí)間： 2013-10-18
上傳用戶：heart520beat
EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動化”，是指以計(jì)算機(jī)為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設(shè)計(jì)語言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動化設(shè)計(jì)過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個(gè)特殊的軟件包中的一個(gè)或多個(gè)，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢是功能全集成化，可以加快動態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語句（通常是系統(tǒng)級的行為描述語句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對綜合和仿真的要求不是很高，那么可以在一個(gè)集成的開發(fā)環(huán)境中完成整個(gè)設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長來完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-10-11
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eda的發(fā)展趨勢： 在一個(gè)芯片上完成的系統(tǒng)級的集成已成為可能可編程邏輯器件開始進(jìn)入傳統(tǒng)的ASIC市場EDA工具和IP核應(yīng)用更為廣泛高性能的EDA工具得到長足的發(fā)展計(jì)算機(jī)硬件平臺性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理基礎(chǔ)。
上傳時(shí)間： 2013-12-02
上傳用戶：windwolf2000
在國內(nèi)Protel軟件一直大受歡迎，從DOS時(shí)代的Protel3.3(Autotrax 1.61)到現(xiàn)在具有EDA Client/Server （客戶/服務(wù)器）即C/S“框架”體系結(jié)構(gòu)的Protel98，它始終是PCB設(shè)計(jì)和制造領(lǐng)域的大眾化工具軟件，成為電子設(shè)計(jì)工作者們的首選。 在規(guī)范化的設(shè)計(jì)管理中，設(shè)計(jì)文件圖樣必須遵守相應(yīng)的國家標(biāo)準(zhǔn)，如《電子產(chǎn)品圖樣繪制規(guī)則》、《設(shè)計(jì)文件管理制圖》和《印制板制圖》等，而由于Protel軟件都是英文版，因此無法直接打印出符合國家標(biāo)準(zhǔn)的圖紙，要將圖紙規(guī)范化常用的方式是套打，即先將符合國家標(biāo)準(zhǔn)的表和漢字等打在紙上，再將該紙放入打印機(jī)，用Protel軟件將印制板圖打印其上，形成符合標(biāo)準(zhǔn)的文件，但這種做法效率很低，而且圖形常會打偏，有時(shí)甚至?xí)蚍矗?jīng)筆者試驗(yàn)，找到了一種簡便的方法，使印制板圖轉(zhuǎn)換為AUTOCAD格式，再在AUTOCAD里一次性打印出符合標(biāo)準(zhǔn)的圖紙。
標(biāo)簽： AUTOCAD PROTEL 文件轉(zhuǎn)換 打印
上傳時(shí)間： 2013-11-01
上傳用戶：杏簾在望
EDA工程建模及其管理方法研究2 1 隨著微電子技術(shù)與計(jì)算機(jī)技術(shù)的日益成熟，電子設(shè)計(jì)自動化(EDA)技術(shù)在電子產(chǎn)品與集成電路 (IC)芯片特別是單片集成(SoC)芯片的設(shè)計(jì)應(yīng)用中顯得越來越重要。EDA技術(shù)采用“自上至下”的設(shè)計(jì)思想，允許設(shè)計(jì)人員能夠從系統(tǒng)功能級或電路功能級進(jìn)行產(chǎn)品或芯片的設(shè)計(jì)，有利于產(chǎn)品在系統(tǒng)功能上的綜合優(yōu)化，從而提高了電子設(shè)計(jì)項(xiàng)目的協(xié)作開發(fā)效率，降低新產(chǎn)品的研發(fā)成本。 近十年來，EDA電路設(shè)計(jì)技術(shù)和工程管理方面的發(fā)展主要呈現(xiàn)出兩個(gè)趨勢： (1) 電路的集成水平已經(jīng)進(jìn)入了深亞微米的階段，其復(fù)雜程度以每年58％的幅度迅速增加，芯片設(shè)計(jì)的抽象層次越來越高，而產(chǎn)品的研發(fā)時(shí)限卻不斷縮短。 (2) IC芯片的開發(fā)過程也日趨復(fù)雜。從前期的整體設(shè)計(jì)、功能分，到具體的邏輯綜合、仿真測試，直至后期的電路封裝、排版布線，都需要反復(fù)的驗(yàn)證和修改，單靠個(gè)人力量無法完成。IC芯片的開發(fā)已經(jīng)實(shí)行多人分組協(xié)作。由此可見，如何提高設(shè)計(jì)的抽象層次，在較短時(shí)間內(nèi)設(shè)計(jì)出較高性能的芯片，如何改進(jìn)EDA工程管理，保證芯片在多組協(xié)作設(shè)計(jì)下的兼容性和穩(wěn)定性，已經(jīng)成為當(dāng)前EDA工程中最受關(guān)注的問題。
上傳時(shí)間： 2013-10-15
上傳用戶：shen007yue
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