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Max-plus

基于FPGA的數(shù)字調頻發(fā)射機技術研究

遙測系統(tǒng)由發(fā)射機、發(fā)射天線、接收天線、接收機組成.就遙測發(fā)射系統(tǒng)而言,傳統(tǒng)的模擬調制已經(jīng)很成熟,模擬發(fā)射機是利用調制信號的變化來控制變容二極管的結電容容值的變化,從而改變壓控振蕩器的震蕩頻率來實現(xiàn)調頻;模擬調制碼速率、調制頻偏都受變容二極管特性的限制,模擬調制功能單一、調制方式不可重組、單個系統(tǒng)調制頻率不可改變,無法滿足頻率多變的需求;隨著高速器件和軟件無線電技術的發(fā)展,數(shù)字調制發(fā)射機具有調制中心頻率可調、頻偏可編程、調制方式可重組、調制碼速率高、可實現(xiàn)較高的頻響、可以與編碼器合并擴展功能很強等優(yōu)點,成為今后發(fā)射機的發(fā)展主流.本論文討論了如何利用現(xiàn)場可編程器件FPGA結合Max+plusⅡ及VHDL語言,在遙測系統(tǒng)中實現(xiàn)了DDS+PLL+SSB模式的數(shù)字調制發(fā)射機.數(shù)字發(fā)射機設計主要包括方案選擇、系統(tǒng)設計、硬件電路實現(xiàn)及VHDL設計四個部分.論文中首先分析了目前遙測系統(tǒng)中使用的模擬調制發(fā)射機的不足及數(shù)字調制發(fā)射機的優(yōu)點,確定了發(fā)射機的設計方案;第二章介紹了電子設計自動化工具及數(shù)字電路設計方法;第三章詳細討論了組成發(fā)射機的各個部分的原理設計;第四章著重討論了各個部分的硬件電路實現(xiàn)、VHDL實現(xiàn)部分及設計的測試結果;最后總結了設計中需要進一步研究的問題.

標簽： FPGA 數(shù)字調頻發(fā)射機技術研究

上傳時間： 2013-04-24

上傳用戶：程嬰sky
諧波信號發(fā)生器的研究與設計

隨著頻率合成理論和高速大規(guī)模集成電路的發(fā)展，信號發(fā)生器作為一類重要的儀器，在通信、檢測、導航等領域有著廣泛的應用。特別是在高壓電力系統(tǒng)的檢測領域，常常需要模擬電網(wǎng)諧波的標準信號源對檢測設備的性能進行校驗，例如高壓電力線路的相位檢測，避雷器的性能檢測，用戶電能表的性能校驗等。為此，本文圍繞一種新型的參數(shù)可調諧波信號發(fā)生器進行了研究和設計，課題得到了常州市科技攻關項目的資助。本文首先論述了頻率合成技術的發(fā)展，并將直接數(shù)字頻率合成技術與傳統(tǒng)的頻率合成技術進行了比較。然后深入研究了DDS的工作原理和基本結構，從頻域角度分析了理想?yún)?shù)和實際參數(shù)兩種情況下DDS的輸出頻譜。在此基礎上，詳細分析了引起輸出雜散的三個主要因素，并對DDS的雜散抑制方法進行了仿真研究。最后對參數(shù)可調諧波信號發(fā)生器進行了軟硬件設計。在系統(tǒng)設計的過程中，本文以Altera公司的FPGA芯片EPF10K70RC240-2為核心，利用開發(fā)工具MAX+PLUSⅡ并結合硬件描述語言VHDL設計了一種頻率、相位、幅度、諧波比例可調的諧波信號發(fā)生器。詳細闡述了該信號發(fā)生器的體系結構，并進行了軟硬件的設計和具體電路的實現(xiàn)。實驗結果表明，系統(tǒng)的性能指標均達到了設計要求，且具有使用簡單、集成度高等特點。

標簽： 諧波信號發(fā)生器

上傳時間： 2013-05-20

上傳用戶：qulele
基于FPGA的液晶顯示控制系統(tǒng)

本文對基于FPGA的液晶顯示控制系統(tǒng)的設計與實現(xiàn)進行了研究。設計中從LCD技術參數(shù)著手，通過對顯示驅動系統(tǒng)結構與工作原理的研究，設計出顯示控制系統(tǒng)的框圖及各功能模塊的VHDL程序，通過單片機系統(tǒng)配置FPGA芯片，控制LCD顯示相應的漢字和圖形。LCD顯示控制系統(tǒng)由顯示控制電路、顯示驅動電路和相關外圍輔助電路組成。顯示控制電路從電路中各個功能模塊所需要的控制時序信號出發(fā)，通過對其工作過程的研究，設計出控制器、RAM控制器等各功能模塊。顯示驅動電路從LCD工作所需要的掃描時序信號出發(fā)，設計出時序發(fā)生電路等各功能模塊。所有的VHDL程序通過了MAX+PLUS—II軟件實現(xiàn)編譯及仿真后，在實際的硬件中調試通過。

標簽： FPGA 液晶顯示控制系統(tǒng)

上傳時間： 2013-05-24

上傳用戶：portantal
基于FPGA的全同步數(shù)字頻率計的設計

頻率是電子技術領域內的一個基本參數(shù)，同時也是一個非常重要的參數(shù)。穩(wěn)定的時鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術的發(fā)展，測頻系統(tǒng)使用時鐘的提高，測頻技術有了相當大的發(fā)展，但不管是何種測頻方法，±1個計數(shù)誤差始終是限制測頻精度進一步提高的一個重要因素。本設計闡述了各種數(shù)字測頻方法的優(yōu)缺點。通過分析±1個計數(shù)誤差的來源得出了一種新的測頻方法：檢測被測信號，時基信號的相位，當相位同步時開始計數(shù)，相位再次同步時停止計數(shù)，通過相位同步來消除計數(shù)誤差，然后再通過運算得到實際頻率的大小。根據(jù)M/T法的測頻原理，已經(jīng)出現(xiàn)了等精度的測頻方法，但是還存在±1的計數(shù)誤差。因此，本文根據(jù)等精度測頻原理中閘門時間只與被測信號同步，而不與標準信號同步的缺點，通過分析已有等精度澳孽頻方法所存在±1個計數(shù)誤差的來源，采用了全同步的測頻原理在FPGA器件上實現(xiàn)了全同步數(shù)字頻率計。根據(jù)全同步數(shù)字頻率計的測頻原理方框圖，采用VHDL語言，成功的編寫出了設計程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對編寫的VHDL程序進行了仿真，得到了很好的效果。最后，又討論了全同步頻率計的硬件設計并給出了電路原理圖和PCB圖。對構成全同步數(shù)字頻率計的每一個模塊，給出了較詳細的設計方法和完整的程序設計以及仿真結果。

標簽： FPGA 數(shù)字頻率計

上傳時間： 2013-04-24

上傳用戶：qqoqoqo
基于VHDL語言的卷積碼編解碼器的設計

本文在闡述卷積碼編解碼器基本工作原理的基礎上，提出了在MAX+PlusⅡ開發(fā)平臺上基于VHDL語言設計（2，1，6）卷積碼編解碼器的方法。

標簽： VHDL 語言卷積碼編解碼器

上傳時間： 2013-06-16

上傳用戶：zfh920401
硬件工程師手冊

目錄第一章概述 3 第一節(jié) 硬件開發(fā)過程簡介 3 §1.1.1 硬件開發(fā)的基本過程 4 §1.1.2 硬件開發(fā)的規(guī)范化 4 第二節(jié) 硬件工程師職責與基本技能 4 §1.2.1 硬件工程師職責 4 §1.2.1 硬件工程師基本素質與技術 5 第二章硬件開發(fā)規(guī)范化管理 5 第一節(jié) 硬件開發(fā)流程 5 §3.1.1 硬件開發(fā)流程文件介紹 5 §3.2.2 硬件開發(fā)流程詳解 6 第二節(jié) 硬件開發(fā)文檔規(guī)范 9 §2.2.1 硬件開發(fā)文檔規(guī)范文件介紹 9 §2.2.2 硬件開發(fā)文檔編制規(guī)范詳解 10 第三節(jié) 與硬件開發(fā)相關的流程文件介紹 11 §3.3.1 項目立項流程： 11 §3.3.2 項目實施管理流程： 12 §3.3.3 軟件開發(fā)流程： 12 §3.3.4 系統(tǒng)測試工作流程： 12 §3.3.5 中試接口流程 12 §3.3.6 內部驗收流程 13 第三章硬件EMC設計規(guī)范 13 第一節(jié) CAD輔助設計 14 第二節(jié) 可編程器件的使用 19 §3.2.1 FPGA產(chǎn)品性能和技術參數(shù) 19 §3.2.2 FPGA的開發(fā)工具的使用： 22 §3.2.3 EPLD產(chǎn)品性能和技術參數(shù) 23 §3.2.4 MAX + PLUS II開發(fā)工具 26 §3.2.5 VHDL語音 33 第三節(jié) 常用的接口及總線設計 42 §3.3.1 接口標準： 42 §3.3.2 串口設計： 43 §3.3.3 并口設計及總線設計： 44 §3.3.4 RS－232接口總線 44 §3.3.5 RS－422和RS－423標準接口聯(lián)接方法 45 §3.3.6 RS－485標準接口與聯(lián)接方法 45 §3.3.7 20mA電流環(huán)路串行接口與聯(lián)接方法 47 第四節(jié) 單板硬件設計指南 48 §3.4.1 電源濾波： 48 §3.4.2 帶電插拔座： 48 §3.4.3 上下拉電阻： 49 §3.4.4 ID的標準電路 49 §3.4.5 高速時鐘線設計 50 §3.4.6 接口驅動及支持芯片 51 §3.4.7 復位電路 51 §3.4.8 Watchdog電路 52 §3.4.9 單板調試端口設計及常用儀器 53 第五節(jié) 邏輯電平設計與轉換 54 §3.5.1 TTL、ECL、PECL、CMOS標準 54 §3.5.2 TTL、ECL、MOS互連與電平轉換 66 第六節(jié) 母板設計指南 67 §3.6.1 公司常用母板簡介 67 §3.6.2 高速傳線理論與設計 70 §3.6.3 總線阻抗匹配、總線驅動與端接 76 §3.6.4 布線策略與電磁干擾 79 第七節(jié) 單板軟件開發(fā) 81 §3.7.1 常用CPU介紹 81 §3.7.2 開發(fā)環(huán)境 82 §3.7.3 單板軟件調試 82 §3.7.4 編程規(guī)范 82 第八節(jié) 硬件整體設計 88 §3.8.1 接地設計 88 §3.8.2 電源設計 91 第九節(jié) 時鐘、同步與時鐘分配 95 §3.9.1 時鐘信號的作用 95 §3.9.2 時鐘原理、性能指標、測試 102 第十節(jié) DSP技術 108 §3.10.1 DSP概述 108 §3.10.2 DSP的特點與應用 109 §3.10.3 TMS320 C54X DSP硬件結構 110 §3.10.4 TMS320C54X的軟件編程 114 第四章常用通信協(xié)議及標準 120 第一節(jié) 國際標準化組織 120 §4.1.1 ISO 120 §4.1.2 CCITT及ITU-T 121 §4.1.3 IEEE 121 §4.1.4 ETSI 121 §4.1.5 ANSI 122 §4.1.6 TIA/EIA 122 §4.1.7 Bellcore 122 第二節(jié) 硬件開發(fā)常用通信標準 122 §4.2.1 ISO開放系統(tǒng)互聯(lián)模型 122 §4.2.2 CCITT G系列建議 123 §4.2.3 I系列標準 125 §4.2.4 V系列標準 125 §4.2.5 TIA/EIA 系列接口標準 128 §4.2.5 CCITT X系列建議 130 參考文獻 132 第五章物料選型與申購 132 第一節(jié) 物料選型的基本原則 132 第二節(jié) IC的選型 134 第三節(jié) 阻容器件的選型 137 第四節(jié) 光器件的選用 141 第五節(jié) 物料申購流程 144 第六節(jié) 接觸供應商須知 145 第七節(jié) MRPII及BOM基礎和使用 146

標簽： 硬件工程師

上傳時間： 2013-05-28

上傳用戶：pscsmon
基于FPGA 的出租車計價器系統(tǒng)設計

摘要: 本文介紹了基于FPGA 的出租車計價器系統(tǒng)的功能、設計思想和實現(xiàn), 該設計采用模塊化自上而下的層次化設計,頂\r\n層設計有5 個模塊,各模塊中子模塊采用VHDL 或圖形法設計。在Max+plusⅡ下實現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯\r\n片中。完成了可預置自動計費、自動計程、計時、空車顯示等多功能計價器。由于FPGA 具有高密度、可編程及有強大的軟件\r\n支持等特點,所以該設計具有功能強、靈活和可靠性高等特點,具有一定的實用價值。

標簽： FPGA 出租車計價器系統(tǒng)設計

上傳時間： 2013-08-09

上傳用戶：Zxcvbnm
CPLD設計實現(xiàn)智能機器小車主要完成尋跡功能等

智能機器小車主要完成尋跡功能，由機械結構和控制單元兩個部分組成。機械結構是一個由底盤、前后輔助輪、控制板支架、傳感器支架、左右驅動輪、步進電機等組成?？刂茊卧糠种饕芍饕瑐鞲衅骷捌湔{理電路、步進電機及驅動電路、控制器三個部分。本設計的核心為控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的設計主要在MAX+plusⅡ10.0環(huán)境下利用VHDL語言編程實現(xiàn)。驅動步進電機電路主要利用ULN2803作為驅動芯片。

標簽： CPLD 設計實現(xiàn) 智能機

上傳時間： 2013-08-30

上傳用戶：ve3344
ＦＰＧＡ數(shù)字鐘的設計

ＦＰＧＡ數(shù)字鐘的設計，用VHDL語言編程，max+plus仿真，可在實際電路中驗證

標簽： 數(shù)字

上傳時間： 2013-09-02

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Quartus II 中文教程

Quartus II 中文教程您現(xiàn)在閱讀的是 Quartus II 簡介手冊。 Altera® Quartus® II 設計軟件是適合單芯片可編程系統(tǒng) (SOPC) 的最全面的設計環(huán)境。如果您以前用過MAX+PLUS® II 軟件、其它設計軟件或 ASIC 設計軟件，并且準備改用Quartus II 軟件，或如果您對 Quartus II 軟件有了一些了解但想進一步了解它的功能，那么本手冊非常適合您。本手冊針對的讀者是 Quartus II 軟件的初學者，它概述了可編程邏輯設計中Quartus II 軟件的功能。不過，本手冊并不是 Quartus II 軟件的詳盡參考手冊。相反，本手冊只是一本指導書，它解釋軟件的功能以及顯示這些功能如何幫助您進行 FPGA 和 CPLD 設計。本手冊按一系列特定的可編程邏輯設計任務來組織內容。無論是使用 Quartus II 圖形用戶界面、其它 EDA 工具還是 Quartus II 命令行界面，本手冊都將為您介紹最適合設計流程的功能。第一章概述了主要圖形用戶界面、EDA 工具和命令行界面設計流程。接下來的每一章開頭都介紹了該章的具體用途，并對每個任務流加以概述。它顯示了如何將 Quartus II 軟件與現(xiàn)有的 EDA 工具和命令行設計流程集成在一起。另外，手冊還向您推薦了有效使用 Quartus II 軟件的其它可用資源，例如Quartus II 聯(lián)機幫助和 Quartus II 聯(lián)機教程、應用程序說明、白皮書以及Altera 網(wǎng)站提供的其它文檔和資源。跟隨本手冊學習 Quartus II 軟件，了解此軟件如何幫助您提高效率并縮短設計周期，如何與現(xiàn)有可編程邏輯設計流程集成以及如何快速有效地達到設計、性能和時間要求。

標簽： Quartus II 教程

上傳時間： 2013-12-22

上傳用戶：panpanpan