詳細(xì)描述了在FPGA/CPLD設(shè)計(jì)過程中應(yīng)注意的地方,和如何提高設(shè)計(jì)效率,對(duì)FPGA設(shè)計(jì)者有很好的幫助
標(biāo)簽： FPGA CPLD 過程 如何提高
上傳時(shí)間： 2013-08-29
上傳用戶：wfeel
基于FPGA液晶控制器設(shè)計(jì)與實(shí)現(xiàn)，采用VHDL硬件描述語言。
標(biāo)簽： FPGA VHDL 液晶 制器設(shè)計(jì)
上傳用戶：shen_dafa
基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計(jì) 通信中的DDS技術(shù)應(yīng)用
標(biāo)簽： FPGA DDS MSK 數(shù)字調(diào)制
上傳用戶：r5100
CPLD(FPGA)的開發(fā)與應(yīng)用，一本非常值得一看的書籍。
標(biāo)簽： CPLD FPGA
上傳時(shí)間： 2013-08-30
上傳用戶：nostopper
學(xué)習(xí)FPGA CPLD的入門文檔，比較適合初學(xué)者
標(biāo)簽： FPGA CPLD 文檔
上傳用戶：hui626493
fpga cpld 常見模塊設(shè)計(jì)，包括基于fpga 的全數(shù)字鎖向環(huán)，基于fpga cpld 的半整數(shù)分頻器的設(shè)計(jì)等，很有用
標(biāo)簽： fpga cpld 模塊設(shè)計(jì)
上傳用戶：mhp0114
FPGA時(shí)鐘分析，包括門控時(shí)鐘與時(shí)鐘偏儀分析，邏輯設(shè)計(jì)時(shí)鐘分析，毛刺分析．
標(biāo)簽： FPGA 時(shí)鐘 分
上傳用戶：432234
this a book about cpld fpga developmen,it is very useful for eda development
標(biāo)簽： FPGA 教程
上傳用戶：1051290259
FPGA-CPLD_DesignTool(example7),需要的朋友可以下載
標(biāo)簽： FPGA-CPLD_DesignTool example7
上傳用戶：Yukiseop
通過嵌入式32位單片機(jī)進(jìn)行fpga的直接打入程序的資料詳細(xì)介紹及總結(jié)
標(biāo)簽： fpga 嵌入式 32位單片機(jī) 程序
上傳用戶：風(fēng)行天下
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