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將魔王的語言抽象為人類的語言：魔王語言由以下兩種規(guī)則由人的語言逐步抽象上去的：α-〉β1β2β3…βm ；θδ1δ2…-〉θδnθδn-1…θδ1
設(shè)大寫字母表示魔王的語言，小寫字母表示人的語言B-〉tAdA，A-〉sae，eg：B(ehnxgz)B解釋為tsaedsaeezegexenehetsaedsae對應(yīng)的話是：“天上一只鵝地上一只鵝鵝追鵝趕鵝下鵝蛋鵝恨鵝天上一只鵝地上一只鵝”。(t-天d-地s-上a-一只e-鵝z-追g-趕x-下n-蛋h-恨)
標(biāo)簽：
語言
抽象
字母
上傳時(shí)間：
2013-12-19
上傳用戶：aix008
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本代碼為編碼開關(guān)代碼，編碼開關(guān)也就是數(shù)字音響中的
360度旋轉(zhuǎn)的數(shù)字音量以及顯示器上用的（單鍵飛梭開
關(guān)）等類似鼠標(biāo)滾輪的手動(dòng)計(jì)數(shù)輸入設(shè)備。
我使用的編碼開關(guān)為5個(gè)引腳的，其中2個(gè)引腳為按下
轉(zhuǎn)輪開關(guān)（也就相當(dāng)于鼠標(biāo)中鍵）。另外3個(gè)引腳用來
檢測旋轉(zhuǎn)方向以及旋轉(zhuǎn)步數(shù)的檢測端。引腳分別為a,b,c
b接地a，c分別接到P2.0和P2.1口并分別接兩個(gè)10K上拉
電阻，并且a，c需要分別對地接一個(gè)104的電容，否則
因?yàn)榫幋a開關(guān)的觸點(diǎn)抖動(dòng)會引起輕微誤動(dòng)作。本程序不
使用定時(shí)器，不占用中斷，不使用延時(shí)代碼，并對每個(gè)
細(xì)分步數(shù)進(jìn)行判斷，避免一切誤動(dòng)作，性能超級穩(wěn)定。
我使用的編碼器是APLS的EC11B可以參照附件的時(shí)序圖
編碼器控制流水燈最能說明問題，下面是以一段流水
燈來演示。
標(biāo)簽：
代碼
編碼開關(guān)
上傳時(shí)間：
2017-07-03
上傳用戶：gaojiao1999
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【問題描述】
在一個(gè)N*N的點(diǎn)陣中，如N=4,你現(xiàn)在站在（1，1），出口在（4，4）。你可以通過上、下、左、右四種移動(dòng)方法，在迷宮內(nèi)行走，但是同一個(gè)位置不可以訪問兩次，亦不可以越界。表格最上面的一行加黑數(shù)字A[1..4]分別表示迷宮第I列中需要訪問并僅可以訪問的格子數(shù)。右邊一行加下劃線數(shù)字B[1..4]則表示迷宮第I行需要訪問并僅可以訪問的格子數(shù)。如圖中帶括號紅色數(shù)字就是一條符合條件的路線。
給定N，A[1..N] B[1..N]。輸出一條符合條件的路線，若無解，輸出NO ANSWER。（使用U，D，L，R分別表示上、下、左、右。）
2 2 1 2
（4，4） 1
（2，3） （3，3） （4，3） 3
（1，2） （2，2） 2
（1，1） 1
【輸入格式】
第一行是數(shù)m (n < 6 )。第二行有n個(gè)數(shù)，表示a[1]..a[n]。第三行有n個(gè)數(shù)，表示b[1]..b[n]。
【輸出格式】
僅有一行。若有解則輸出一條可行路線，否則輸出“NO ANSWER”。
標(biāo)簽：
點(diǎn)陣
上傳時(shí)間：
2014-06-21
上傳用戶：llandlu
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實(shí)驗(yàn)源代碼
//Warshall.cpp #include<stdio.h> void warshall(int k,int n) { int i , j, t; int temp[20][20]; for(int a=0;a<k;a++) { printf("請輸入矩陣第%d 行元素:",a); for(int b=0;b<n;b++) { scanf ("%d",&temp[a][b]); } } for(i=0;i<k;i++){ for( j=0;j<k;j++){ if(temp[ j][i]==1) { for(t=0;t<n;t++) { temp[ j][t]=temp[i][t]||temp[ j][t]; } } } } printf("可傳遞閉包關(guān)系矩陣是:\n"); for(i=0;i<k;i++) { for( j=0;j<n;j++) { printf("%d", temp[i][ j]); } printf("\n"); } } void main() { printf("利用 Warshall 算法求二元關(guān)系的可傳遞閉包\n"); void warshall(int,int); int k , n; printf("請輸入矩陣的行數(shù) i: "); scanf("%d",&k);
四川大學(xué)實(shí)驗(yàn)報(bào)告 printf("請輸入矩陣的列數(shù) j: "); scanf("%d",&n); warshall(k,n); }
標(biāo)簽：
warshall
離散
實(shí)驗(yàn)
上傳時(shí)間：
2016-06-27
上傳用戶：梁雪文以
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The AP2406 is a 1.5Mhz constant frequency, slope compensated current mode PWM step-down converter. The device integrates a main switch and a synchronous rectifier for high efficiency without an external Schottky diode. It is ideal for powering portable equipment that runs from a single cell lithium-Ion (Li+) battery. The AP2406 can supply 600mA of load current from a 2.5V to 5.5V input voltage. The output voltage can be regulated as low as 0.6V. The AP2406 can also run at 100% duty cycle for low dropout operation, extending battery life in portable system. Idle mode operation at light loads provides very low output ripple voltage for noise sensitive applications.
The AP2406 is offered in a low profile (1mm) 5-pin, thin SOT package, and is available in an adjustable version and fixed output voltage of 1.2V, 1.5V and 1.8V
標(biāo)簽：
2406
AP
技術(shù)手冊
上傳時(shí)間：
2017-02-23
上傳用戶：w124141
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The advent of modern wireless devices, such as smart phones and MID 1 terminals,
has revolutionized the way people think of personal connectivity. Such devices
encompass multiple applications ranging from voice and video to high-speed data
transfer via wireless networks. The voracious appetite of twenty-first century users
for supporting more wireless applications on a single device is ever increasing.
These devices employ multiple radios and modems that cover multiple frequency
bands and multiple standards with a manifold of wireless applications often running
simultaneously.
標(biāo)簽：
Architectures
Wireless
Receiver
Design
and
上傳時(shí)間：
2020-06-01
上傳用戶：shancjb
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基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說明,通過字符轉(zhuǎn)換工具將字符轉(zhuǎn)換為 8 進(jìn)制 mif 文件存放到單端口的 ROM IP 核中，再從ROM 中把轉(zhuǎn)換后的數(shù)據(jù)讀取出來顯示到 VGA 上，F(xiàn)PGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
標(biāo)簽：
fpga
vga
lcd
上傳時(shí)間：
2021-12-18
上傳用戶：
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基于FPGA設(shè)計(jì)的vga顯示測試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說明，F(xiàn)PGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
標(biāo)簽：
fpga
vga顯示
verilog
quartus
上傳時(shí)間：
2021-12-19
上傳用戶：kingwide
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FPGA Verilog HDL設(shè)計(jì)溫度傳感器ds18b20溫度讀取并通過lcd1620和8位LED數(shù)碼管顯示的QUARTUS II 12.0工程文件，包括完整的設(shè)計(jì)文件.V源碼，可以做為你的學(xué)習(xí)及設(shè)計(jì)參考。module ds18b20lcd1602display ( Clk, Rst, DQ, //18B20數(shù)據(jù)端口 Txd, //串口發(fā)送端口 LCD_Data, //lcd LCD_RS, LCD_RW, LCD_En, SMData, //數(shù)碼管段碼 SMCom //數(shù)碼管位碼 );input Rst,Clk;output Txd,LCD_RS,LCD_En,LCD_RW;inout DQ;output[7:0] LCD_Data;output[7:0] SMData;output[3:0] SMCom;wire DataReady;//測溫完成信號wire [15:0] MeasureResult;//DS18B20測溫結(jié)果reg [15:0] Temperature;//產(chǎn)生LCD的位碼和段碼LCD1602Display Gen_LCD(.resetin(Rst),.clkin(Clk),.Data16bIn(Temperature),.lcd_data(LCD_Data),.lcd_rs(LCD_RS),.lcd_rw(LCD_RW),.lcd_e(LCD_En)/*,.SMCom(SMCom)*/);//DS18B20測溫和發(fā)送 DS18B20 TmpMeasureAndTx(.Rst(Rst),.Clk(Clk),.DQ(DQ),.Txd(Txd),.FinishFlag(DataReady),.Data16b(MeasureResult));//產(chǎn)生數(shù)碼管的位碼和段碼SMDisplay Gen_SM(.Rst(Rst),.
標(biāo)簽：
fpga
verilog hdl
溫度傳感器
ds18b20
lcd1620
數(shù)碼顯示
上傳時(shí)間：
2022-01-30
上傳用戶：
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AR0231AT7C00XUEA0-DRBR（RGB濾光）安森美半導(dǎo)體推出采用突破性減少LED閃爍 (LFM)技術(shù)的新的230萬像素CMOS圖像傳感器樣品AR0231AT，為汽車先進(jìn)駕駛輔助系統(tǒng)(ADAS)應(yīng)用確立了一個(gè)新基準(zhǔn)。新器件能捕獲1080p高動(dòng)態(tài)范圍(HDR)視頻，還具備支持汽車安全完整性等級B(ASIL B)的特性。LFM技術(shù)(專利申請中)消除交通信號燈和汽車LED照明的高頻LED閃爍，令交通信號閱讀算法能于所有光照條件下工作。AR0231AT具有1/2.7英寸(6.82 mm)光學(xué)格式和1928(水平) x 1208(垂直)有源像素陣列。它采用最新的3.0微米背照式(BSI)像素及安森美半導(dǎo)體的DR-Pix?技術(shù)，提供雙轉(zhuǎn)換增益以在所有光照條件下提升性能。它以線性、HDR或LFM模式捕獲圖像，并提供模式間的幀到幀情境切換。 AR0231AT提供達(dá)4重曝光的HDR，以出色的噪聲性能捕獲超過120dB的動(dòng)態(tài)范圍。AR0231AT能同步支持多個(gè)攝相機(jī)，以易于在汽車應(yīng)用中實(shí)現(xiàn)多個(gè)傳感器節(jié)點(diǎn)，和通過一個(gè)簡單的雙線串行接口實(shí)現(xiàn)用戶可編程性。它還有多個(gè)數(shù)據(jù)接口，包括MIPI(移動(dòng)產(chǎn)業(yè)處理器接口)、并行和HiSPi(高速串行像素接口)。其它關(guān)鍵特性還包括可選自動(dòng)化或用戶控制的黑電平控制，支持?jǐn)U頻時(shí)鐘輸入和提供多色濾波陣列選擇。封裝和現(xiàn)狀：AR0231AT采用11 mm x 10 mm iBGA-121封裝，現(xiàn)提供工程樣品。工作溫度范圍為-40℃至105℃(環(huán)境溫度)，將完全通過AEC-Q100認(rèn)證。
標(biāo)簽：
圖像傳感器
上傳時(shí)間：
2022-06-27
上傳用戶：XuVshu
