專輯類-Pro-E教程及相關(guān)資料專輯-134冊-38.9G ProE-相關(guān)26篇教程.zip
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專輯類-Pro-E教程及相關(guān)資料專輯-134冊-38.9G PorE-模具設(shè)計訓練教材-106頁-4.1M.pdf
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專輯類-Pro-E教程及相關(guān)資料專輯-134冊-38.9G 孤峰在線proe應(yīng)用精華貼-1.exe
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專輯類-Pro-E教程及相關(guān)資料專輯-134冊-38.9G 塑料模具設(shè)計-517頁-20.1M.pdf
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電動觀光車是一種以車載蓄電池組作為動力電源、靠電機驅(qū)動車輪行駛、無污染的綠色交通工具，它的發(fā)展對于解決全球性的能源和環(huán)境問題具有非常重要的現(xiàn)實意義，是本世紀最有發(fā)展前途的綠色清潔汽車。同時，電動觀光車行駛旅程較短，起動、制動比較頻繁，這一方面需要有高功率密度的電機及其驅(qū)動系統(tǒng)，另一方面需要有較高比能量和比功率的電池管理系統(tǒng)以及能量回收功能。 本論文的主要任務(wù)是完成電動觀光車設(shè)計的核心部分——驅(qū)動電機的設(shè)計。由于直流電機控制簡單，造價低而且技術(shù)成熟，符合我國國情，因此在我國的電動車絕大多數(shù)仍然是直流驅(qū)動系統(tǒng)。本課題設(shè)計了滿足現(xiàn)代電動觀光車對電動機要求的，具有寬廣調(diào)速范圍、良好起制動性能和高效率的直流他勵牽引電機。 本文首先分析了電動車的發(fā)展和國內(nèi)外現(xiàn)狀，以及電動車的結(jié)構(gòu)和關(guān)鍵技術(shù)，重點對電動觀光車常用的牽引電機作了性能比較，并確定選型；對這種電機的基本結(jié)構(gòu)、主要技術(shù)要求和工作原理作了分析。基于以上技術(shù)要求，根據(jù)電機設(shè)計的基本原則和相關(guān)經(jīng)驗數(shù)據(jù)，完成了電機的電磁設(shè)計，得到較為理想的設(shè)計方案；由此運用AutoCAD和Pro/E軟件繪制出全套直流他勵牽引電機的機械加工圖和三維裝配圖，研制了實驗樣機。文章的最后對所設(shè)計的電機進行了仿真和實驗研究。 論文中設(shè)計出全套規(guī)范的電磁數(shù)據(jù)和機械CAD，不僅對同類電機的規(guī)范和改進具有重要意義，同時也對其它類型的牽引電機的設(shè)計具有一定的參考價值。具有廣闊的應(yīng)用前景。
上傳時間： 2013-04-24
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隨著計算機網(wǎng)絡(luò)與嵌入式控制技術(shù)的迅速發(fā)展，作為傳統(tǒng)運輸行業(yè)的鐵路系統(tǒng)對此也有了新的要求，列車通信網(wǎng)絡(luò)應(yīng)運而生。經(jīng)過多年的發(fā)展，國際電工委員會(IEC)為了規(guī)范列車通信網(wǎng)絡(luò)，于1999年通過了IEC61375-1標準。該標準將列車通信網(wǎng)絡(luò)分為兩條總線：絞線式列車總線(WTB)和多功能車輛總線(MVB)。MVB是一個標準通信介質(zhì)，為掛在其上的設(shè)備傳輸和交換數(shù)據(jù)。而多功能車輛總線控制器(MVBC)是MVB與MVB實際物理層之間的接口，其主要實現(xiàn)MVB數(shù)據(jù)鏈路層的功能。由于該項關(guān)鍵技術(shù)仍被國外公司壟斷，因此開發(fā)具有自主知識產(chǎn)權(quán)的MVBC迫在眉睫。 鑒于上述原因，本文深入研究了IEC61375-1標準。根據(jù)MVBC的技術(shù)特點，本文提出了使用FPGA來實現(xiàn)其具體功能的方案。掛在MVB總線上的設(shè)備分為五類，他們的功能各不相同。而支持4類設(shè)備的MVBC具有設(shè)備狀態(tài)、過程數(shù)據(jù)、消息數(shù)據(jù)通信和總線管理功能，并且兼容2類和3類設(shè)備。本文的目的就是用FPGA實現(xiàn)支持4類設(shè)備的MVBC。 本文采用自頂向下的設(shè)計方法。整個MVBC主要劃分為：編碼模塊、譯碼模塊、冗余控制模塊、報文分析單元、通信存儲控制器、主控制單元、地址邏輯模塊。在整個開發(fā)流程中，使用Xilinx的ISE集成開發(fā)環(huán)境。使用Verilog HDL硬件描述語言對上述各個模塊進行RTL級描述，并用Synplify Pro進行綜合。最后，在ModelSim中對各個模塊進行了布線后仿真和驗證。 在實驗室條件下，通過嚴格的仿真驗證后，其結(jié)果證明了本文設(shè)計的模塊達到了IEC61375-1標準的要求。因此，用FPGA實現(xiàn)MVBC這一方案具有可操作性。 關(guān)鍵詞：列車通信網(wǎng)；多功能車輛總線；多功能車輛總線控制器；現(xiàn)場可編程門陣列
上傳時間： 2013-07-18
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通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應(yīng)用于微機和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊希匾木褪撬鼈兌季哂胁豢梢浦残裕虼艘眠@些芯片來實現(xiàn)PC機和FPGA芯片之間的通信，勢必會增加接口連線的復(fù)雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點以及FPGA設(shè)計具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設(shè)計方法，其中主要包括狀態(tài)機的描述形式以及自頂向下的設(shè)計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設(shè)計的LIART支持標準的RS-232C傳輸協(xié)議，主要設(shè)計有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗方式，還有多種中斷源、中斷優(yōu)先級、較強的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達到資源利用的最大化。 在具體的設(shè)計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進行綜合優(yōu)化、仿真驗證以及下載實現(xiàn)。各項數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計的UART滿足預(yù)期設(shè)計目標。
上傳時間： 2013-08-02
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并行總線PATA從設(shè)計至今已快20年歷史，如今它的缺陷已經(jīng)嚴重阻礙了系統(tǒng)性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領(lǐng)域廣泛應(yīng)用，但國內(nèi)尚無獨立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設(shè)計面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。 本論文對協(xié)議進行了詳細的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層；介紹了實現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片；在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計，并對各個部分的設(shè)計予以分別闡述，并編碼實現(xiàn)；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現(xiàn)了1.5Gbps的串行傳輸鏈路；設(shè)計滿足協(xié)議需求、適合FPGA設(shè)計的并行結(jié)構(gòu)，實現(xiàn)了多狀態(tài)機的協(xié)同工作：在高速設(shè)計中，使用了流水線方法進行并行設(shè)計，以提高速度，考慮到系統(tǒng)不同部分復(fù)雜度的不同，設(shè)計采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調(diào)試與測試，使得調(diào)試工作方便快捷、測試數(shù)據(jù)準確；嚴格按照SATA1.0a協(xié)議實現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計。 最終測試數(shù)據(jù)表明，本論文設(shè)計的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點，在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應(yīng)用本設(shè)計，將使開發(fā)變得方便快捷，更能夠適應(yīng)市場需求。
上傳時間： 2013-06-21
上傳用戶：xzt
人臉自動識別技術(shù)是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發(fā)展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術(shù)作為各種生物識別技術(shù)中最重要的方法之一，已經(jīng)越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細分析了項目情況，系統(tǒng)劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模，并對C++算法進行了優(yōu)化處理，通過仿真與軟件算法結(jié)果進行比對，評估誤差，最后在VirtexII Pro FPGA 上進行了綜合實現(xiàn)。 主要研究內(nèi)容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進行了研究和調(diào)試，對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較，RTL 設(shè)計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進行同步比較測試，使每步算法對應(yīng)正確的結(jié)果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設(shè)計和調(diào)試進度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預(yù)處理，識別算法分別進行了比較研究，選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因為它具有快速，準確，弱時實的特點。預(yù)處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來效果的前提下，根據(jù)FPGA 硬件特點對算法進行了優(yōu)化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進行了優(yōu)化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現(xiàn)時可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計的模塊之間選擇性能更好的一個來調(diào)用，F(xiàn)IFO的設(shè)計提供同步和異步時鐘域的數(shù)據(jù)緩存。設(shè)計在ISE和VC++軟件平臺同時進行，隨時對verilog和C++數(shù)據(jù)進行監(jiān)測和比對。全部設(shè)計模塊通過仿真，達到預(yù)定的性能要求，并在FPGA 上綜合實現(xiàn)。
上傳時間： 2013-07-13
上傳用戶：李夢晗
國家863項目“飛行控制計算機系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計符合CPCI總線標準的FC通信卡。本課題是這個項目的進一步引伸，用于設(shè)計SCI串行通信接口，以實現(xiàn)環(huán)上多計算機系統(tǒng)間的高速串行通信。 本文以此項目為背景，對基于FPGA的SCI串行通信接口進行研究與實現(xiàn)。論文先概述SCI協(xié)議，接著對SCI串行通信接口的兩個模塊：SCI節(jié)點模型模塊和CPCI總線接口模塊的功能和實現(xiàn)進行了詳細的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進程、旁路FIFO、接受和發(fā)送存儲器、地址解碼、MUX。在SCI節(jié)點模型的實現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實現(xiàn)主機之間的高速串行通信，并利用Aurora IP核實現(xiàn)了Aurora鏈路層協(xié)議；設(shè)計一個同步FIFO實現(xiàn)旁路FIFO；利用FPGA上的塊RAM實現(xiàn)發(fā)送和接收存儲器；中斷進程、地址解碼和多路復(fù)合分別在控制邏輯中實現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負責對PCI核進行配置，得到用戶需要的PCI核；用戶邏輯模塊負責實現(xiàn)整個通信接口具體的內(nèi)部邏輯功能；并引入中斷機制來提高SCI通信接口與主機之間數(shù)據(jù)交換的速率。 設(shè)計選用硬件描述語言VerilogHDL和VHDL，在開發(fā)工具Xilinx ISE7.1中完成整個系統(tǒng)的設(shè)計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動程序，用VC++6.0編寫相應(yīng)的測試應(yīng)用程序。最后，將FPGA設(shè)計下載到FC通信卡中運行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對設(shè)計進行驗證，運行結(jié)果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進一步完善的地方。
上傳時間： 2013-04-24
上傳用戶：竺羽翎2222
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