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CSS就是Cascading Style Sheets

CSS就是Cascading Style Sheets，中文翻譯為“層疊樣式表”，簡稱樣式表，它是一種制作網(wǎng)頁的新技術(shù)。網(wǎng)頁設(shè)計最初是用HTML標記來定義頁面文檔及格式，例如標題<h1>、段落<p>、表格<table>、鏈接<a>等，但這些標記不能滿足更多的文檔樣式需求，為了解決這個問題，在1997年W3C(The World Wide Web Consortium)頒布HTML4標準的同時也公布了有關(guān)樣式表的第一個標準CSS1, 自CSS1的版本之后，又在1998年5月發(fā)布了CSS2版本，樣式表得到了更多的充實。W3C把DHTML(Dynamic HTML)分為三個部分來實現(xiàn)：腳本語言(包括JavaScript、Vbscript等)、支持動態(tài)效果的瀏覽器(包括Internet Explorer、Netscape Navigator等)和CSS樣式表。

標簽： Cascading Sheets Style CSS

上傳時間： 2014-11-24

上傳用戶：ruan2570406
這是著名的源碼瀏覽工具（不僅僅瀏覽

這是著名的源碼瀏覽工具（不僅僅瀏覽，功能太多了）source Navigator 的全套的使用說明。source Navigator 是和 source insight類似的一個工具，通常在linux環(huán)境下使用，也有windows版本，由于界面不如source insight友好，所以使用手冊至關(guān)重要。而目前還沒有一個完整的使用手冊，所以把sourceforg上最新的usr guide 一頁一頁的下載下來了，打了個包，一共20個頁面。也是目前最詳細的使用手冊，希望對大家有用。

標簽： 源碼

上傳時間： 2014-01-11

上傳用戶：zl5712176
Javascript是一種由Netscape的LiveScript發(fā)展而來的腳本語言

Javascript是一種由Netscape的LiveScript發(fā)展而來的腳本語言，主要目的是為了解決服務(wù)器終端語言，比如Perl，遺留的速度問題。當時服務(wù)端需要對數(shù)據(jù)進行驗證，由于網(wǎng)絡(luò)速度相當緩慢,只有28.8kbps，驗證步驟浪費的時間太多。于是Netscape的瀏覽器Navigator加入了Javascript，提供了數(shù)據(jù)驗證的基本功能。

標簽： Javascript LiveScript Netscape 發(fā)展

上傳時間： 2014-01-12

上傳用戶：xmsmh
Vivado設(shè)計流程指導(dǎo)手冊-含安裝流程與仿真

Vivado設(shè)計分為Project Mode和Non-project Mode兩種模式，一般簡單設(shè)計中，我們常用的是Project Mode。在本手冊中，我們將以一個簡單的實驗案例，一步一步的完成Vivado的整個設(shè)計流程一、新建工程1、打開Vivado 2013.4開發(fā)工具，可通過桌面快捷方式或開始菜單中xilinx DesignTools-Vivado 2013.4下的Vivado 2013.4打開軟件，開啟后，軟件如下所示：2、單擊上述界面中Create New Project圖標，彈出新建工程向?qū)Вc擊Next.3、輸入工程名稱、選擇工程存儲路徑，并勾選Create project subdirectory選項，為工程在指定存儲路徑下建立獨立的文件夾。設(shè)置完成后，點擊Next注意：工程名稱和存儲路徑中不能出現(xiàn)中文和空格，建議工程名稱以字母、數(shù)字、下劃線來組成。4、選擇RTL Project一項，并勾選Do not specifty sources at this time，勾選該選項是為了跳過在新建工程的過程中添加設(shè)計源文件。點擊Next.IA5、根據(jù)使用的FPGA開發(fā)平臺，選擇對應(yīng)的FPGA目標器件。（在本手冊中，以xilinx官方開發(fā)板KC705為例，Nexys4開發(fā)板請選擇Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均為Artix-7，封裝形式（Package）為cSG324，速度等級（Speed grade）為-1，溫度等級（Temp Grade）為C）。點擊Next6、確認相關(guān)信息與設(shè)計所用的的FPGA器件信息是否一致，一致請點擊Finish，不一致，請返回上一步修改。二、設(shè)計文件輸入1、如下圖所示，點擊Flow Navigator下的Project Manager->Add Sources或中間Sources中的對話框打開設(shè)計文件導(dǎo)入添加對話框。2、選擇第二項Add or Create Design Sources，用來添加或新建Verilog或VHDL源文件，點擊Next

標簽： vivado

上傳時間： 2022-05-28

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